JP2009224015A - データ出力回路 - Google Patents

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Abstract

【課題】データ出力回路を提供する。
【解決手段】クロック信号を受信して所定のパルス幅を持つクロックパルスを生成するデータ出力制御部と、前記クロックパルスに同期して第１データを出力する第１データ出力部と、前記クロックパルスに同期して第２データを出力する第２データ出力部と、を含むデータ出力回路を提供する。
【選択図】 図２

Description

本発明は、半導体メモリ装置に係り、より具体的には、サイズ及び電流消耗量を減少させることができるデータ出力回路に関する。
半導体メモリ装置は、集積度の増加と共にその動作速度の向上のために引き続き改善されてきた。動作速度の向上のために、メモリチップの外部から与えられるクロックと同期して動作することのできるいわゆる同期式（Synchronous）メモリ装置が登場した。
最初に提案されたものは、メモリ装置の外部からのクロックの立ち上がりエッジ（rising edge）に同期して一つのデータピンからクロックの一周期にわたって一つのデータを入出力する、いわゆるＳＤＲ（Single Data Rate）同期式メモリ装置であった。
しかしながら、ＳＤＲ同期式メモリ装置も同様、高速動作を要求するシステムの速度を満たすのには不充分であり、そこで、一つのクロック周期に二つのデータを処理する方式であるＤＤＲ（Double Data Rate）同期式メモリ装置が提案された。
ＤＤＲ同期式メモリ装置の各データ入出ピンでは、外部から入力されるクロックの立ち上がりエッジ（rising edge）と立ち下がりエッジ（falling edge）に同期して連続して二つのデータが入出力されるので、クロックの周波数を増加させなくても従来のＳＤＲ同期式メモリ装置に比べて少なくとも２倍の帯域幅（band width）を具現でき、それだけ高速動作の具現が可能になる。
図１は、例えば下記特許文献１に例示される従来技術によるデータ出力回路の構成を示すブロック図である。
同図のデータ出力回路は、第１データ出力部１０、第１データ出力制御部１２、第２データ出力部１４及び第２データ出力制御部１６で構成される。
第１データ出力部１０は、入出力ラインセンスアンプ１００、マルチプレクサ１０１、パイプラッチ１０２、プリドライバ１０３、データドライバ１０４及びデータパッド１０５で構成される。入出力ラインセンスアンプ１００は、メモリセルから伝達されたデータを増幅して偶数データｇｉｏ＿ｅｖ＜１＞及び奇数データｇｉｏ＿ｏｄ＜１＞を出力する。マルチプレクサ１０１は、偶数データｇｉｏ＿ｅｖ＜１＞及び奇数データｇｉｏ＿ｏｄ＜１＞を受信し、データ幅（data width）によってマルチプレクシングして偶数マルチプレクシングデータｍｕｘ＿ｅｖ＜１＞及び奇数マルチプレクシングデータｍｕｘ＿ｏｄ＜１＞を生成する。パイプラッチ１０２は、偶数マルチプレクシングデータｍｕｘ＿ｅｖ＜１＞及び奇数マルチプレクシングデータｍｕｘ＿ｏｄ＜１＞を受信して順次に立ち上がりデータｒｄｏ＜１＞及び立ち下がりデータｆｄｏ＜１＞を出力する。プリドライバ１０３は、立ち上がりデータｒｄｏ＜１＞及び立ち下がりデータｆｄｏ＜１＞を立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞及び立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞に同期してラッチし出力する。データドライバ１０４は、プリドライバ１０３から出力されたデータを駆動してデータパッド１０５に伝達する。
ここで、データ幅とは、一度のリード（read）命令によって同時に出力されるデータの数のことをいう。データ幅としてＸ３２、Ｘ１６、Ｘ８が主に用いられ、Ｘ３２は、３２個のデータが同時に出力されるということを意味する。
第１データ出力制御部１２は、クロック生成部１２０及びクロックパルス生成部１２２で構成される。
クロック生成部１２０は、クロック信号ＣＬＫを受信し、クロック信号ＣＬＫの立ち上がりエッジに同期して所定のパルス幅を持つ立ち上がりクロックｒｃｌｋを生成し、クロック信号ＣＬＫの立ち下がりエッジに同期して所定のパルス幅を持つ立ち下がりクロックｆｃｌｋを生成する。
クロックパルス生成部１２２は、立ち上がりクロックｒｃｌｋ及び立ち下がりクロックｆｃｌｋを所定区間遅延させ、立ち上がりデータｒｄｏ＜１＞及び立ち下がりデータｆｄｏ＜１＞の出力タイミングを合わせるための立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞及び立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞を生成する。
第２データ出力部１４は、入出力ラインセンスアンプ１４０、マルチプレクサ１４１、第２パイプラッチ１４２、プリドライバ１４３、データドライバ１４４及びデータパッド１４５で構成される。
入出力ラインセンスアンプ１４０は、メモリセルから伝達されたデータを増幅して偶数データｇｉｏ＿ｅｖ＜２＞及び奇数データｇｉｏ＿ｏｄ＜２＞を出力する。
マルチプレクサ１４１は、偶数データｇｉｏ＿ｅｖ＜２＞及び奇数データｇｉｏ＿ｏｄ＜２＞を受信し、データ幅によってマルチプレクシングして偶数マルチプレクシングデータｍｕｘ＿ｅｖ＜２＞及び奇数マルチプレクシングデータｍｕｘ＿ｏｄ＜２＞を生成する。
パイプラッチ１４２は、偶数マルチプレクシングデータｍｕｘ＿ｅｖ＜２＞及び奇数マルチプレクシングデータｍｕｘ＿ｏｄ＜２＞を受信して順次に立ち上がりデータｒｄｏ＜２＞及び立ち下がりデータｆｄｏ＜２＞を出力する。
プリドライバ１４３は、立ち上がりデータｒｄｏ＜２＞及び立ち下がりデータｆｄｏ＜２＞を立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞及び立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞に同期してラッチし出力する。データドライバ１４４は、プリドライバ１４３から出力されたデータを駆動してデータパッド１４５に伝達する。
第２データ出力制御部１６は、クロック生成部１６０及びクロックパルス生成部１６２で構成される。
クロック生成部１６０は、クロック信号ＣＬＫを受信し、クロック信号ＣＬＫの立ち上がりエッジに同期して所定のパルス幅を持つ立ち上がりクロックｒｃｌｋを生成し、クロック信号ＣＬＫの立ち下がりエッジに同期して所定のパルス幅を持つ立ち下がりクロックｆｃｌｋを生成する。
クロックパルス生成部１６２は、立ち上がりクロックｒｃｌｋ及び立ち下がりクロックｆｃｌｋを所定区間遅延させ、立ち上がりデータｒｄｏ＜２＞及び立ち下がりデータｆｄｏ＜２＞の出力タイミングを合わせるための立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞及び立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞を生成する。
米国特許公報第２００８／００６２７７２号
従来のデータ出力回路は、第１データ出力部１０を介して出力されるデータの出力タイミングを調節するための第１立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞及び第１立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞を生成する第１データ出力制御部１２を備え、第２データ出力部１４を介して出力されるデータの出力タイミングを調節するための第２立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞及び第２立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞を生成する第２データ出力制御部１６と、を備える。
このように、従来のデータ出力回路は、データ出力部の数に合わせてデータ出力制御部が備えられるので、出力されるデータが増加するほどサイズが増加し、電流消耗量も増加する。特に、データ幅がＸ３２の場合、サイズ及び電流消耗増加量は半導体メモリ装置設計に大きな負担として作用する。
したがって、本発明は、一つのデータ出力制御部を二つ以上のデータ出力部に共有させることによって、サイズ及び電流消耗量を減少させることができるようにしたデータ出力回路を提供する。
このため、本発明は、クロック信号を受信して所定のパルス幅を持つクロックパルスを生成するデータ出力制御部と、前記クロックパルスに同期して第１データを出力する第１データ出力部と、前記クロックパルスに同期して第２データを出力する第２データ出力部と、を備えるデータ出力回路を提供する。
本発明において、前記データ出力制御部は、前記クロック信号を受信して所定のパルス幅を持つクロックを生成するクロック生成部と、前記クロックを所定区間遅延させてクロックパルスを生成するクロックパルス生成部と、を備える。
本発明において、前記クロックは、前記クロック信号の立ち上がりエッジに同期して生成された第１クロック及び前記クロック信号の立ち下がりエッジに同期して生成された第２クロックを含む。
本発明において、前記クロックパルスは、前記第１クロックを所定区間遅延させて生成された第１クロックパルス及び前記第２クロックを所定区間遅延させて生成された第２クロックパルスを含む。
本発明において、前記第１データは、立ち上がりデータと立ち下がりデータとで構成されることが好ましい。
本発明において、前記第１データ出力部は、前記第１クロックパルスに応答して前記立ち上がりデータをラッチし出力し、前記第２クロックパルスに応答して前記立ち下がりデータをラッチし出力するプリドライバと、前記プリドライバから出力されたデータを駆動してデータパッドに伝達するデータドライバと、を備える。
本発明において、前記第１データ出力部は、メモリセルから伝達されたデータを増幅して偶数データ及び奇数データを出力する入出力ラインセンスアンプと、前記偶数データ及び奇数データを受信しマルチプレクシングして偶数マルチプレクシングデータ及び奇数マルチプレクシングデータを生成するマルチプレクサと、前記偶数マルチプレクシングデータ及び奇数マルチプレクシングデータを受信して前記立ち上がりデータと立ち下がりデータを順次に出力するパイプラッチと、を更に備える。
本発明において、前記第２データは、立ち上がりデータと立ち下がりデータとで構成されることが好ましい。
本発明において、前記第２データ出力部は、前記第１クロックパルスに応答して前記立ち上がりデータをラッチし出力し、前記第２クロックパルスに応答して前記立ち下がりデータをラッチし出力するプリドライバと、前記プリドライバから出力されたデータを駆動してデータパッドに伝達するデータドライバと、を備える。
本発明において、前記第２データ出力部は、メモリセルから伝達されたデータを増幅して偶数データ及び奇数データを出力する入出力ラインセンスアンプと、前記偶数データ及び奇数データを受信しマルチプレクシングして偶数マルチプレクシングデータ及び奇数マルチプレクシングデータを生成するマルチプレクサと、前記偶数マルチプレクシングデータ及び奇数マルチプレクシングデータを受信して前記立ち上がりデータと立ち下がりデータを順次に出力するパイプラッチと、を更に備える。
また、本発明は、クロック信号を受信して所定のパルス幅を持つ第１及び第２クロックパルスを生成するデータ出力制御部と、前記第１クロックパルスに同期して第１データを出力する第１データ出力部と、前記第２クロックパルスに同期して第２データを出力する第２データ出力部と、を備えるデータ出力回路を提供する。
本発明において、前記データ出力制御部は、前記クロック信号を受信して所定のパルス幅を持つクロックを生成するクロック生成部と、前記クロックを所定区間遅延させて前記第１クロックパルスを生成する第１クロックパルス生成部と、前記クロックを所定区間遅延させて前記第２クロックパルスを生成する第２クロックパルス生成部と、を備える。
本発明によれば、データ出力制御部を複数のデータ出力部に共有させて使用できるため、サイズ及び電流消耗量を節減することが可能になる。
以下、実施例を用いて本発明をより詳細に説明する。ただし、下記の実施例は本発明を例示するためのもので、これらの実施例によって本発明の権利保護範囲が制限されることはない。
図２は、本発明の一実施例によるデータ出力回路の構成を示すブロック図であり、図３は、図２に示すデータ出力回路の詳細な構成を示すブロック図である。
図２に示すように、本実施例によるデータ出力回路は、クロック信号ＣＬＫを受信して所定のパルス幅を持つクロックパルスｒｃｌｋ＿ｄｏ、ｆｃｌｋ＿ｄｏを生成するデータ出力制御部２０と、クロックパルスｒｃｌｋ＿ｄｏ、ｆｃｌｋ＿ｄｏに同期してデータを出力する第１データ出力部２２と、クロックパルスｒｃｌｋ＿ｄｏ、ｆｃｌｋ＿ｄｏに同期してデータを出力する第２データ出力部２４と、で構成される。
図３を参照して本実施例によるデータ出力回路の構成について説明すると、下記の通りである。
まず、データ出力制御部２０は、クロック生成部２００及びクロックパルス生成部２０２と、で構成される。
クロック生成部２００は、クロック信号ＣＬＫを受信し、クロック信号ＣＬＫの立ち上がりエッジに同期して所定のパルス幅を持つ立ち上がりクロックｒｃｌｋを生成し、クロック信号ＣＬＫの立ち下がりエッジに同期して所定のパルス幅を持つ立ち下がりクロックｆｃｌｋを生成する。
クロックパルス生成部２２２は、立ち上がりクロックｒｃｌｋ及び立ち下がりクロックｆｃｌｋを所定区間遅延させ、第１及び第２立ち上がりデータｒｄｏ＜１：２＞及び第１及び第２立ち下がりデータｆｄｏ＜１：２＞の出力タイミングを合わせるための立ち上がりクロックパルスｒｃｌｋ＿ｄｏ及び立ち下がりクロックパルスｆｃｌｋ＿ｄｏを生成する。
なお、第１データ出力部２２は、第１入出力ラインセンスアンプ２２０、第１マルチプレクサ２２１、第１パイプラッチ２２２、第１プリドライバ２２３、第１データドライバ２２４及び第１データパッド２２５で構成される。
第１入出力ラインセンスアンプ２２０は、メモリセルから伝達されたデータを増幅して第１偶数データｇｉｏ＿ｅｖ＜１＞及び第１奇数データｇｉｏ＿ｏｄ＜１＞を出力する。
第１マルチプレクサ２２１は、第１偶数データｇｉｏ＿ｅｖ＜１＞及び第１奇数データｇｉｏ＿ｏｄ＜１＞を受信してデータ幅Ｘ３２によってマルチプレクシングし、第１偶数マルチプレクシングデータｍｕｘ＿ｅｖ＜１＞及び第１奇数マルチプレクシングデータｍｕｘ＿ｏｄ＜１＞を生成する。
第１パイプラッチ２２２は、第１偶数マルチプレクシングデータｍｕｘ＿ｅｖ＜１＞及び第１奇数マルチプレクシングデータｍｕｘ＿ｏｄ＜１＞を受信して順次に第１立ち上がりデータｒｄｏ＜１＞及び第１立ち下がりデータｆｄｏ＜１＞を出力する。
第１プリドライバ２２３は、第１立ち上がりデータｒｄｏ＜１＞を立ち上がりクロックパルスｒｃｌｋ＿ｄｏに同期してラッチし出力し、第１立ち下がりデータｆｄｏ＜１＞を立ち下がりクロックパルスｆｃｌｋ＿ｄｏに同期してラッチし出力する。
第１データドライバ２２４は、第１プリドライバ２２３から出力されたデータを駆動して第１データパッド２２５に伝達する。
なお、第２データ出力部２４は、第２入出力ラインセンスアンプ２４０、第２マルチプレクサ２４１、第２パイプラッチ２４２、第２プリドライバ２４３、第２データドライバ２４４及び第２データパッド２４５で構成される。
第２入出力ラインセンスアンプ２４０は、メモリセルから伝達されたデータを増幅して第２偶数データｇｉｏ＿ｅｖ＜２＞及び第２奇数データｇｉｏ＿ｏｄ＜２＞を出力する。
第２マルチプレクサ２４１は、第２偶数データｇｉｏ＿ｅｖ＜２＞及び第２奇数データｇｉｏ＿ｏｄ＜２＞を受信してデータ幅Ｘ３２によってマルチプレクシングし、第２偶数マルチプレクシングデータｍｕｘ＿ｅｖ＜２＞及び第２奇数マルチプレクシングデータｍｕｘ＿ｏｄ＜２＞を生成する。
第２パイプラッチ２４２は、第２偶数マルチプレクシングデータｍｕｘ＿ｅｖ＜２＞及び第２奇数マルチプレクシングデータｍｕｘ＿ｏｄ＜２＞を受信して順次に第２立ち上がりデータｒｄｏ＜２＞及び第２立ち下がりデータｆｄｏ＜２＞を出力する。
第２プリドライバ２４３は、第２立ち上がりデータｒｄｏ＜２＞を立ち上がりクロックパルスｒｃｌｋ＿ｄｏに同期してラッチし出力し、第２立ち下がりデータｆｄｏ＜２＞を立ち下がりクロックパルスｆｃｌｋ＿ｄｏに同期してラッチし出力する。
第２データドライバ２４４は、第２プリドライバ２４３から出力されたデータを駆動して第２データパッド２４５に伝達する。
このような構成のデータ出力回路の特徴は、データ出力制御部２０で生成された立ち上がりクロックパルスｒｃｌｋ＿ｄｏ及び立ち下がりクロックパルスｆｃｌｋ＿ｄｏを第１データ出力部２２においてだけでなく、第２データ出力部２４においても使用するという点にある。すなわち、データ出力制御部２０を第１データ出力部２２及び第２データ出力部２４に共有させることによって、第１及び第２立ち上がりデータｒｄｏ＜１：２＞を立ち上がりクロックパルスｒｃｌｋ＿ｄｏに同期して出力し、第１及び２立ち下がりデータｆｄｏ＜１：２＞を立ち下がりクロックパルスｆｃｌｋ＿ｄｏに同期して出力する。このようにデータ出力制御部を複数のデータ出力部に共有させて使用することによって、サイズ及び電流消耗量を節減することができる。
本実施例では、一つのデータ出力制御部に二つのデータ出力部を共有させた場合を取り上げて説明したが、実施例によっては、それ以上のデータ出力部が一つのデータ出力制御部を共有するように構成しても良い。
図４は、本発明の他の実施例によるデータ出力回路の構成を示すブロック図であり、図５は、図４に示すデータ出力回路の詳細な構成を示すブロック図である。
図４に示すように、本実施例によるデータ出力回路は、クロック信号ＣＬＫを受信して所定のパルス幅を持つクロックパルスｒｃｌｋ＿ｄｏ＜１：２＞、ｆｃｌｋ＿ｄｏ＜１：２＞を生成するデータ出力制御部３０と、クロックパルスｒｃｌｋ＿ｄｏ＜１＞、ｆｃｌｋ＿ｄｏ＜１＞に同期してデータを出力する第１乃至第４データ出力部３１〜３４と、クロックパルスｒｃｌｋ＿ｄｏ＜２＞、ｆｃｌｋ＿ｄｏ＜２＞に同期してデータを出力する第５乃至第８データ出力部３５〜３８と、で構成される。
図５を参照して本実施例によるデータ出力回路の構成について説明すると、下記の通りである。
まず、データ出力制御部３０は、クロック生成部３００、第１クロックパルス生成部３０２及び第２クロックパルス生成部３０４で構成される。
クロック生成部３００は、クロック信号ＣＬＫを受信し、クロック信号ＣＬＫの立ち上がりエッジに同期して所定のパルス幅を持つ立ち上がりクロックｒｃｌｋを生成し、クロック信号ＣＬＫの立ち下がりエッジに同期して所定のパルス幅を持つ立ち下がりクロックｆｃｌｋを生成する。
第１クロックパルス生成部３０２は、立ち上がりクロックｒｃｌｋ及び立ち下がりクロックｆｃｌｋを所定区間遅延させ、第１乃至第４立ち上がりデータｒｄｏ＜１：４＞及び第１乃至第４立ち下がりデータｆｄｏ＜１：４＞の出力タイミングを合わせるための第１立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞及び第１立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞を生成する。
第２クロックパルス生成部３０４は、立ち上がりクロックｒｃｌｋ及び立ち下がりクロックｆｃｌｋを所定区間遅延させ、第５乃至第８立ち上がりデータｒｄｏ＜５：８＞及び第５乃至第８立ち下がりデータｆｄｏ＜５：８＞の出力タイミングを合わせるための第２立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞及び第２立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞を生成する。
また、第１データ出力部３１は、第１プリドライバ３１１、第１データドライバ３１３及び第１データパッド３１５で構成される。
第１プリドライバ３１１は、第１立ち上がりデータｒｄｏ＜１＞を第１立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞に同期してラッチし出力し、第１立ち下がりデータｆｄｏ＜１＞を第１立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞に同期してラッチし出力する。第１データドライバ３１３は、第１プリドライバ３１１から出力されたデータを駆動して第１データパッド３１５に伝達する。
なお、第２データ出力部３２は、第２プリドライバ３２１、第２データドライバ３２３及び第２データパッド３２５で構成される。
第２プリドライバ３２１は、第２立ち上がりデータｒｄｏ＜２＞を第１立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞に同期してラッチし出力し、第２立ち下がりデータｆｄｏ＜２＞を第１立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞に同期してラッチし出力する。第２データドライバ３２３は、第２プリドライバ３２１から出力されたデータを駆動して第２データパッド３２５に伝達する。
また、第３データ出力部３３は、第３プリドライバ３３１、第３データドライバ３３３及び第３データパッド３３５で構成される。
第３プリドライバ３３１は、第３立ち上がりデータｒｄｏ＜３＞を第１立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞に同期してラッチし出力し、第３立ち下がりデータｆｄｏ＜３＞を第１立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞に同期してラッチし出力する。第３データドライバ３３３は、第３プリドライバ３３１から出力されたデータを駆動して第３データパッド３３５に伝達する。
また、第４データ出力部３４は、第４プリドライバ３４１、第４データドライバ３４３及び第４データパッド３４５で構成される。
第４プリドライバ３４１は、第４立ち上がりデータｒｄｏ＜４＞を第１立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞に同期してラッチし出力し、第４立ち下がりデータｆｄｏ＜４＞を第１立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞に同期してラッチし出力する。第４データドライバ３４３は、第４プリドライバ３４１から出力されたデータを駆動して第４データパッド３４５に伝達する。
また、第５データ出力部３５は、第５プリドライバ３５１、第５データドライバ３５３及び第５データパッド３５５で構成される。
第５プリドライバ３５１は、第５立ち上がりデータｒｄｏ＜５＞を第２立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞に同期してラッチし出力し、第５立ち下がりデータｆｄｏ＜５＞を第２立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞に同期してラッチし出力する。第５データドライバ３５３は、第５プリドライバ３５１から出力されたデータを駆動して第５データパッド３５５に伝達する。
また、第６データ出力部３６は、第６プリドライバ３６１、第６データドライバ３６３及び第６データパッド３６５で構成される。
第６プリドライバ３６１は、第６立ち上がりデータｒｄｏ＜６＞を第２立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞に同期してラッチし出力し、第６立ち下がりデータｆｄｏ＜６＞を第２立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞に同期してラッチし出力する。第６データドライバ３６３は、第６プリドライバ３６１から出力されたデータを駆動して第６データパッド３６５に伝達する。
また、第７データ出力部３７は、第７プリドライバ３７１、第７データドライバ３７３及び第７データパッド３７５で構成される。
第７プリドライバ３７１は、第７立ち上がりデータｒｄｏ＜７＞を第２立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞に同期してラッチし出力し、第７立ち下がりデータｆｄｏ＜７＞を第２立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞に同期してラッチし出力する。第７データドライバ３７３は、第７プリドライバ３７１から出力されたデータを駆動して第７データパッド３７５に伝達する。
また、第８データ出力部３８は、第８プリドライバ３８１、第８データドライバ３８３及び第８データパッド３８５で構成される。
第８プリドライバ３８１は、第８立ち上がりデータｒｄｏ＜８＞を第２立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞に同期してラッチし出力し、第８立ち下がりデータｆｄｏ＜８＞を第２立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞に同期してラッチし出力する。第８データドライバ３８３は、第８プリドライバ３８１から出力されたデータを駆動して第８データパッド３８５に伝達する。
このような構成のデータ出力回路の特徴は、データ出力制御部３０で生成された第１立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞及び第１立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞を第１乃至第４データ出力部３１〜３４で使用し、第２立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞及び第２立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞を第５乃至第８データ出力部３５〜３８で使用するという点にある。すなわち、データ出力制御部３０を第１乃至第８データ出力部３１〜３８に共有させることによって、第１及び第４立ち上がりデータｒｄｏ＜１：４＞を第１立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜１＞に同期して出力し、第１乃至第４立ち下がりデータｆｄｏ＜１：４＞を第１立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜１＞に同期して出力し、第５及び第８立ち上がりデータｒｄｏ＜５：８＞を第２立ち上がりクロックパルスｒｃｌｋ＿ｄｏ＜２＞に同期して出力し、第５乃至第８立ち下がりデータｆｄｏ＜５：８＞を第２立ち下がりクロックパルスｆｃｌｋ＿ｄｏ＜２＞に同期して出力する。このようにデータ出力制御部を複数のデータ出力部に共有させて使用することによって、サイズ及び電流消耗量を節減することができる。
本実施例では一つのデータ出力制御部に８個のデータ出力部を共有させた場合を取り上げて説明したが、実施例によっては、共有されるデータ出力部の数を様々に変更することができる。
従来技術によるデータ出力回路の回路図である。 本発明の一実施例によるデータ出力回路の構成を示すブロック図である。 図２に示すデータ出力回路の詳細な構成を示すブロック図である。 本発明の他の実施例によるデータ出力回路の構成を示すブロック図である。 図４に示すデータ出力回路の詳細な構成を示すブロック図である。
符号の説明
１０、２２ 第１データ出力部
１２ 第１データ出力制御部
１４、２４ 第２データ出力部
１６ 第２データ出力制御部
２０ データ出力制御部
３０ データ出力制御部
３１ 第１データ出力部
３２ 第２データ出力部
３３ 第３データ出力部
３４ 第４データ出力部
３５ 第５データ出力部
３６ 第６データ出力部
３７ 第７データ出力部
３８ 第８データ出力部
ｒｃｌｋ＿ｄｏ、ｆｃｌｋ＿ｄｏ、ｒｃｌｋ＿ｄｏ＜１＞、ｆｃｌｋ＿ｄｏ＜１＞、ｒｃｌｋ＿ｄｏ＜２＞、ｆｃｌｋ＿ｄｏ＜２＞ クロックパルス
ＣＬＫ クロック信号

Claims (19)

  1. クロック信号を受信して所定のパルス幅を持つクロックパルスを生成するデータ出力制御部と、
    前記クロックパルスに同期して第１データを出力する第１データ出力部と、
    前記クロックパルスに同期して第２データを出力する第２データ出力部と、
    を備えることを特徴とするデータ出力回路。
  2. 前記データ出力制御部は、
    前記クロック信号を受信して所定のパルス幅を持つクロックを生成するクロック生成部と、
    前記クロックを所定区間遅延させてクロックパルスを生成するクロックパルス生成部と、
    を備えることを特徴とする請求項１に記載のデータ出力回路。
  3. 前記クロックは、前記クロック信号の立ち上がりエッジに同期して生成された第１クロック及び前記クロック信号の立ち下がりエッジに同期して生成された第２クロックを含むことを特徴とする請求項２に記載のデータ出力回路。
  4. 前記クロックパルスは、前記第１クロックを所定区間遅延させて生成された第１クロックパルス及び前記第２クロックを所定区間遅延させて生成された第２クロックパルスを含むことを特徴とする請求項３に記載のデータ出力回路。
  5. 前記第１データは、立ち上がりデータと立ち下がりデータとで構成されることを特徴とする請求項４に記載のデータ出力回路。
  6. 前記第１データ出力部は、
    前記第１クロックパルスに応答して前記立ち上がりデータをラッチし出力し、前記第２クロックパルスに応答して前記立ち下がりデータをラッチし出力するプリドライバと、
    前記プリドライバから出力されたデータを駆動してデータパッドに伝達するデータドライバと、
    を備えることを特徴とする請求項５に記載のデータ出力回路。
  7. 前記第１データ出力部は、
    メモリセルから伝達されたデータを増幅して偶数データ及び奇数データを出力する入出力ラインセンスアンプと、
    前記偶数データ及び奇数データを受信しマルチプレクシングして偶数マルチプレクシングデータ及び奇数マルチプレクシングデータを生成するマルチプレクサと、
    前記偶数マルチプレクシングデータ及び奇数マルチプレクシングデータを受信して前記立ち上がりデータと立ち下がりデータを順次に出力するパイプラッチと、
    を更に備えることを特徴とする請求項６に記載のデータ出力回路。
  8. 前記第２データは、立ち上がりデータと立ち下がりデータとで構成されることを特徴とする請求項４に記載のデータ出力回路。
  9. 前記第２データ出力部は、
    前記第１クロックパルスに応答して前記立ち上がりデータをラッチし出力し、前記第２クロックパルスに応答して前記立ち下がりデータをラッチし出力するプリドライバと、
    前記プリドライバから出力されたデータを駆動してデータパッドに伝達するデータドライバと、
    を備えることを特徴とする請求項８に記載のデータ出力回路。
  10. 前記第２データ出力部は、
    メモリセルから伝達されたデータを増幅して偶数データ及び奇数データを出力する入出力ラインセンスアンプと、
    前記偶数データ及び奇数データを受信しマルチプレクシングして偶数マルチプレクシングデータ及び奇数マルチプレクシングデータを生成するマルチプレクサと、
    前記偶数マルチプレクシングデータ及び奇数マルチプレクシングデータを受信して前記立ち上がりデータと立ち下がりデータを順次に出力するパイプラッチと、
    を更に備えることを特徴とする請求項９に記載のデータ出力回路。
  11. クロック信号を受信して所定のパルス幅を持つ第１及び第２クロックパルスを生成するデータ出力制御部と、
    前記第１クロックパルスに同期して第１データを出力する第１データ出力部と、
    前記第２クロックパルスに同期して第２データを出力する第２データ出力部と、
    を備えることを特徴とするデータ出力回路。
  12. 前記データ出力制御部は、
    前記クロック信号を受信して所定のパルス幅を持つクロックを生成するクロック生成部と、
    前記クロックを所定区間遅延させて前記第１クロックパルスを生成する第１クロックパルス生成部と、
    前記クロックを所定区間遅延させて前記第２クロックパルスを生成する第２クロックパルス生成部と、
    を備えることを特徴とする請求項１１に記載のデータ出力回路。
  13. 前記クロックは、前記クロック信号の立ち上がりエッジに同期して生成された立ち上がりクロック及び前記クロック信号の立ち下がりエッジに同期して生成された立ち下がりクロックを含むことを特徴とする請求項１２に記載のデータ出力回路。
  14. 前記第１クロックパルスは、前記立ち上がりクロックを所定区間遅延させて生成された立ち上がりクロックパルス及び前記立ち下がりクロックを所定区間遅延させて生成された立ち下がりクロックパルスを含むことを特徴とする請求項１３に記載のデータ出力回路。
  15. 前記第１データは、立ち上がりデータと立ち下がりデータとで構成されることを特徴とする請求項１４に記載のデータ出力回路。
  16. 前記第１データ出力部は、
    前記立ち上がりクロックパルスに応答して前記立ち上がりデータをラッチし出力し、前記立ち下がりクロックパルスに応答して前記立ち下がりデータをラッチし出力するプリドライバと、
    前記プリドライバから出力されたデータを駆動してデータパッドに伝達するデータドライバと、
    を備えることを特徴とする請求項１５に記載のデータ出力回路。
  17. 前記第２クロックパルスは、前記立ち上がりクロックを所定区間遅延させて生成された立ち上がりクロックパルス及び前記立ち下がりクロックを所定区間遅延させて生成された立ち下がりクロックパルスを含むことを特徴とする請求項１３に記載のデータ出力回路。
  18. 前記第２データは、立ち上がりデータと立ち下がりデータとで構成されることを特徴とする請求項１７に記載のデータ出力回路。
  19. 前記第２データ出力部は、
    前記立ち上がりクロックパルスに応答して前記立ち上がりデータをラッチし出力し、前記立ち下がりクロックパルスに応答して前記立ち下がりデータをラッチし出力するプリドライバと、
    前記プリドライバから出力されたデータを駆動してデータパッドに伝達するデータドライバと、
    を備えることを特徴とする請求項１８に記載のデータ出力回路。
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