TWI385671B - 半導體記憶元件與其資料遮蓋方法 - Google Patents

半導體記憶元件與其資料遮蓋方法 Download PDF

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Description

半導體記憶元件與其資料遮蓋方法
本發明係關於一種半導體記憶元件，特別是關於一種在寫入操作時具有一資料遮蓋功能之半導體記憶元件，及其資料遮蓋方法。
通常，一半導體元件係包括一緩衝電路，能接收各種外部信號(例如：資料、位址、指令等)，並且將外部信號轉換成適用於一內部邏輯之信號。一半導體記憶元件通常提供一種資料遮蓋功能，其中一寫入驅動器之操作係經由使用一在寫入操作時用來遮蓋資料之外部輸入的資料遮蓋信號而受到控制。
當資料由半導體記憶元件之外部輸入，該資料係穿過一資料輸入路徑，接著經由一全域輸入/輸出線傳送至寫入驅動器。該資料遮蓋信號係通過一與資料輸入路徑相似之資料遮蓋輸入路徑，接著經由一全域輸入/輸出線傳送至寫入驅動器。
輸入至寫入驅動器之資料和資料遮蓋信號，爭相到該寫入驅動器相，例如，該寫入驅動器接收資料及該資料遮蓋信號決定是否遮蓋該資料之時間。
然而，即使該資料輸入路徑和資料遮蓋輸入路徑兩者相似，該資料和資料遮蓋信號仍有可能不如預期般地在相同時間被輸入至該寫入驅動器，這是由於外 在環境之某個過程或改變所造成。
結果，如果該資料遮蓋信號在輸入該資料之前被輸入至寫入驅動器，應該被保護之資料實際上可能未被保護，因此導致不良之資料遮蓋功能。
本發明係提供一種半導體記憶元件，能防止資料和資料遮蓋信號之間時間不一致所造成之不良的資料遮蓋，及用於該半導體記憶元件之資料遮蓋方法。
根據本發明之第一具體實施例，係提供一種半導體記憶元件，包含：一傳送一資料遮蓋信號之資料遮蓋輸入單元；一傳送資料之資料輸入單元，其中該資料輸入單元係延遲資料之傳送，因此由該資料輸入單元輸出之資料，比由資料遮蓋輸入單元輸出之資料遮蓋信號延遲更多；及一寫入驅動器，係依據由該資料遮蓋輸入單元輸出之資料遮蓋信號而選擇性地驅動由該資料輸入單元輸出之資料。
較佳情況下，該資料遮蓋輸入單元和一第一內部時鐘同步將資料遮蓋信號輸出至寫入驅動器，該資料輸入單元和一比第一內部時鐘延遲更多之第二內部時鐘同步將資料輸出至寫入驅動器。
根據本發明之第二具體實施例，係提供一種半導體記憶元件，包括：一內部時鐘產生單元，係產生一 第一內部時鐘和一比第一內部時鐘延遲更多之第二內部時鐘；一資料輸入單元，將該依序輸入之資料平行排列，並且和第二內部時鐘同步將被排列之資料輸出至一第一全域輸入/輸出線；一資料遮蓋輸入單元，將各依序輸入之資料遮蓋信號平行排列，並且和第一內部時鐘同步將被排列之資料遮蓋信號輸出至一第二全域輸入/輸出線；及一寫入驅動器，係依據輸出至第二全域輸入/輸出線之資料遮蓋信號，選擇性地驅動輸出至第一全域輸入/輸出線之資料。
較佳情況下，該內部時鐘產生單元包含一緩衝單元，係緩衝一外部時鐘，並且輸出該受緩衝之外部時鐘作為第一內部時鐘；及一延遲單元，係延遲該第一內部時鐘，並且輸出受延遲之第一內部時鐘作為第二內部時鐘。
根據本發明之第三具體實施例，係提供一種半導體記憶元件，其中包含：一內部時鐘產生單元，係產生一第一內部時鐘和一比第一內部時鐘延遲更多之第二內部時鐘；一資料輸入/輸出感應放大單元，係接收資料和第二內部時鐘，並且和第二內部時鐘同步感應和放大資料，以輸出被放大之資料至一第一全域輸入/輸出線；一資料遮蓋輸入/輸出感應放大單元，係接收資料遮蓋信號和第一內部時鐘，並且和第一內部時鐘同部感應和放大該資料遮蓋信號，以輸出被放 大之資料遮蓋信號至一第二全域輸入/輸出線；及一寫入驅動器，係依據輸出至第二全域輸入/輸出線之資料遮蓋信號，選擇性地驅動輸出至第一全域輸入/輸出線之資料。
較佳情況下，該內部時鐘產生單元包含一緩衝單元，係緩衝一外部時鐘及輸出該受緩衝之外部時鐘而為第一內部時鐘；及一延遲單元，係延遲第一內部時鐘及輸出該受延遲之第一內部時鐘而為第二內部時鐘。
根據本發明之第四具體實施例，係提供一種半導體記憶元件，其中包含：一內部時鐘產生單元，係產生一第一內部時鐘和一比第一內部時鐘延遲更多之第二內部時鐘；一資料閃控緩衝單元，係緩衝一資料閃控信號，以輸出該受緩衝之資料閃控信號而為一資料閃控上升脈波和一資料閃控下降脈波；一資料輸入單元，係接收第一內部時鐘、資料閃控上升和下降脈波、及一寫入標誌信號，以控制各依序輸入之資料及輸出該受控制之資料至一第一全域輸入/輸出線；一資料遮蓋輸入單元，係接收第二內部時鐘、資料閃控上升和下降脈波、及寫入標誌信號，以控制各依序輸入之資料遮蓋信號，及輸出該受控制之資料遮蓋信號至一第二全域輸入/輸出線；及一寫入驅動器，係依據輸出至第二全域輸入/輸出線之資料遮蓋信號，選 擇性地驅動輸出至第一全域輸入/輸出線之資料。
較佳情況下，該內部時鐘產生單元包含一緩衝單元，係緩衝一外部時鐘，及輸出該受緩衝之外部時鐘而為第一內部時鐘；及一延遲單元，係延遲該第一內部時鐘，及輸出該受延遲之第一內部時鐘而為第二內部時鐘。
較佳情況下，該資料輸入單元包含一資料緩衝單元，係緩衝依序輸入之資料；一資料拴鎖/調正單元，係接收在該資料緩衝單元和資料閃控上升和下降脈波緩衝之資料，並且和該資料閃控上升和下降脈波同步將該資料拴鎖和平行排列；一資料輸入閃控產生單元，係接收第一內部時鐘和寫入標誌信號，以產生一資料輸入閃控脈波；及一資料輸入/輸出感應放大單元，係與該資料輸入閃控脈波同步感應和放大於資料拴鎖/調正單元被拴鎖和排列之資料，以輸出被放大之資料至第一全域輸入/輸出線。
較佳情況下，該資料輸入單元又包含一多工器，係連接在該資料拴鎖/調正單元和資料輸入/輸出感應放大單元之間，該多工器係選擇一路徑，藉由該路徑將受到拴鎖和排列之資料輸出至該資料拴鎖/調正單元，該路徑係依據資料輸入/輸出模式而選出。
較佳情況下，該內部時鐘產生單元對於第一內部時鐘之延遲，係等於或大於輸出第二內部時鐘時由多 工器造成之遲延。
較佳情況下，該資料遮蓋輸入單元包含一資料遮蓋緩衝單元，係緩衝各依序輸入之資料遮蓋信號；一資料拴鎖/調正單元，係接收在該資料遮蓋緩衝單元和資料閃控上升和下降脈波緩衝之資料遮蓋信號，並且與資料閃控上升和下降脈波同步拴鎖和平行排列各資料遮蓋信號；一資料遮蓋輸入閃控產生單元，係接收該第二內部時鐘和寫入標誌信號，以產生一資料遮蓋輸入閃控脈波；及一資料遮蓋輸入/輸出感應放大單元，係與該資料遮蓋輸入閃控脈波同步感應和放大於資料拴鎖/調正單元被拴鎖和排列之資料遮蓋信號，以輸出被放大之資料遮蓋信號至第二全域輸入/輸出線。
根據本發明之第五具體實施例，係提供一種半導體記憶元件之資料遮蓋方法，其中包含：一遮蓋信號傳送步驟，係傳送一由該半導體記憶元件之外部輸入之資料遮蓋信號至一內部電路；一資料傳送步驟，使得由該半導體記憶元件之外部輸入之資料比資料遮蓋信號延遲更多，並且將被延遲之資料傳送至內部電路；及一資料遮蓋步驟，係遮蓋傳送至內部電路之資料和傳送至該內部電路之資料遮蓋信號。
較佳情況下，在遮蓋信號傳送步驟，該資料遮蓋信號和一第一內部時鐘同步被傳送至內部電路；在資 料傳送步驟，該資料係與一比第一內部時鐘延遲更多之第二內部時鐘同步被傳送至內部電路。
茲將參照附加圖示詳細說明本發明之較佳具體實施例。
本發明係揭示一種半導體記憶元件，能確保一資料遮蓋信號比資料更早到達(被傳送至)一寫入驅動器，以防止不良之資料遮蓋；及一種用於半導體記憶元件之資料遮蓋方法。
第1圖係一根據本發明之一具體實施例顯示一半導體記憶元件之部分寫入路徑之方塊圖。
參照第1圖，該半導體記憶元件包含一資料輸入單元14、一資料遮蓋輸入單元16、及一寫入驅動器18。
資料輸入單元14和資料遮蓋輸入單元16，係傳送分別由該半導體記憶元件之外部輸入之資料DIN和一資料遮蓋信號DMIN至寫入驅動器18。經由使用一內部時鐘產生單元10(茲將詳述於下)，資料DIN之傳送比資料遮蓋信號DWIN之傳送延遲更多。
寫入驅動器18，係受到由資料遮蓋輸入單元16傳送之資料遮蓋信號GIO_DM之控制，以選擇性地驅動由資料輸入單元14傳送之資料GIO_DATA，並且輸出該資料作為輸出資料DOUT。
當分別傳送資料DIN和資料遮蓋信號DWIN時，資料輸入單元14和資料遮蓋輸入單元16係受到內部時鐘ICLK_DQ、ICLK_DM和資料閃控上升脈波DSRP、資料閃控下降脈波DSFP之控制。內部時鐘ICLK_DQ、ICLK_DM係由內部時鐘產生單元10輸出，資料閃控上升脈波DSRP和資料閃控下降脈波DSFP係由一資料閃控緩衝單元12輸出。
內部時鐘產生單元10，係接收一外部時鐘CLK和一經過反相之外部時鐘CLKB(其係經由反相之外部時鐘CLK而形成)，接著經由內部時鐘產生單元10而產生內部時鐘ICLK_DQ和比內部時鐘ICLK_DQ延遲更多之內部時鐘ICLK_DM。
資料閃控緩衝單元12，係緩衝一資料閃控信號DQS以產生資料閃控上升脈波DSRP和資料閃控下降脈波DSFP。
第2圖係一顯示內部時鐘產生單元10之詳細配置範例之電路圖。
參照第2圖，內部時鐘產生單元10係包含：一時鐘緩衝單元20，緩衝外部時鐘CLK和經過反相之外部時鐘CLKB，以輸出內部時鐘ICLK_DM；及一延遲單元22，係延遲內部時鐘ICLK_DM，以輸出受延遲之內部時鐘而為內部時鐘ICLK_DQ。較佳情況下，延遲單元22對於內部時鐘ICLK_DM之延遲係等 於或大於由包含於資料輸入單元14之一多工器34所造成之延遲(如果有必要使用多工器34，以下對其有更詳細說明)。
內部時鐘產生單元10，亦可包含二個反相器INV1、INV2，係延遲或驅動由時鐘緩衝單元20之輸出。
資料輸入單元14和資料遮蓋輸入單元16，係受到由內部時鐘產生單元10所輸出之內部時鐘ICLK_DQ、ICLK_DM和由資料閃控緩衝單元12所輸出之資料閃控上升脈波DSRP和資料閃控下降脈波DSFP之控制。
第3圖係一顯示第1圖之資料輸入單元14之詳細配置範例之方塊圖。
參照第3圖，資料輸入單元14係包含一資料緩衝單元30、一資料/調正單元32、一資料輸入閃控產生單元36、及一資料輸入/輸出感應放大單元38。如果有支援各種資料輸入/輸出模式(例如：x4、x8、x16)，該資料輸入單元亦可包含一多工器34。
資料緩衝單元30，係緩衝由該半導體記憶元件之外部輸入資料DIN，以輸入受緩衝之資料作為內部資料DATA。
資料/調正單元32，係內部資料DATA並且平行排列該內部資料，使得該內部資料DATA與該資料閃 控上升脈波DSRP或資料閃控下降脈波DSFP同步。接著，資料拴鎖/調正單元32係輸出被排列之資料ALIGN_DATA<0:N>(在此，「N」為大於1之整數)。
多工器34，係多工處理與資料輸入/輸出模式對應之被排列之資料ALIGN_DATA<0:N>，以輸出多工資料MUX_DATA<0:N>。在此，多工器34只有在該半導體記憶元件支援各種資料輸入/輸出模式(例如：x4、x8、x16)時為必要。舉例而言，在x16模式下，並不需要操作多工器34，因為16個資料輸入電路當中之各個資料輸入電路皆接收資料。然而，在x8或x4模式下，只有操作16個資料輸入電路中之8或4個資料輸入電路，當被輸入之資料被傳送至一資料儲存區(該資料傳輸線係連接至相對應之16條資料輸入電路)，被輸入之資料應該通過對應之資料傳輸線。
資料輸入閃控產生單元36，係接收該內部時鐘ICLK_DQ和一寫入標誌信號WT_FLAG(其係在寫入指令期間產生)，該資料輸入閃控產生單元36係產生一資料輸入閃控脈波DINSTBP。
資料輸入/輸出感應放大單元38，係和資料輸入閃控脈波DINSTBP同步感應和放大經過多工處理之資料MUX_DATA<0:N>，並且將該放大之資料GIO_DATA<0:N>輸出至一第一全域輸入/輸出線。
第4圖係一顯示根據本發明之一具體實施例之 半導體記憶元件為一具有4位元預取結構時，資料/調正單元32之詳細配置範例之一方塊圖。
參照第4圖，資料/調正單元32係包含數個單元40-46。各單元係與資料閃控上升脈波DSRP或資料閃控下降脈波DSFP同步資料DATA或前一階段之單元之輸出。因此，該資料/調正單元32係輸出被排列之資料ALGN_RDATA1、ALGN_FDATA1、ALGN_RDATA0、及ALGN-FDATA0。
茲將參照第5圖來說明上述包含資料緩衝單元30、資料/調正單元32、多工器34、資料輸入閃控產生單元36、及資料輸入/輸出感應放大單元38等之資料輸入單元14之操作方式。
參照第5圖，一資料閃控信號DQS被輸入，接著，資料閃控上升脈波DSRP(其係與資料閃控信號DQS之一上升緣同步)和資料閃控下降脈波DSFP(其係與資料閃控信號DQS之一下降緣同步)經由資料閃控緩衝單元12而產生。
接著，和資料閃控信號DQS一起由外部依序輸入之資料DIN(D<0:7>)，被輸入至資料/調正單元32，並且利用資料閃控上升脈波DSRP和資料閃控下降脈波DSFP而被排列。該資料/調正單元接著輸出被排列之資料ALGN_RDATA1、ALGN_FDATA1、ALGN_RDATA0、及ALGN_FDATA0。
由資料/調正單元32被輸出之經過排列之資料ALGN_RDATA1、ALGN_FDATA1、ALGN_RDATA0及ALGN_FDATA0，經由多工器34而被多工處理至資料輸入/輸出模式，接著，該資料被輸出而為多工資料MUX_FDATA1、MUX_RDATA1、MUX_FDATA0、及MUX_RDATA0。
受多工處理之資料MUX_FDATA1、MUX_RDATA1、MUX_FDATA0、及MUX_RDATA0，係與由資料輸入閃控產生單元36所產生之資料輸入閃控信號DINSTBP同步被放大，被放大之資料GIO_DATA<0:3>係經由第一全域輸入/輸出線而被設置在寫入驅動器18。該資料輸入閃控信號DINSTBP係一根據內部時鐘ICLK_DQ而產生之信號，因此，在過程中出現一由資料閃控域(DQS域)跨越至時鐘域之情況。此即稱為寫入域交叉。
第6圖係一顯示第1圖之資料遮蓋輸入單元16之範例之方塊圖。
參照第6圖，資料遮蓋輸入單元16係包含一資料遮蓋緩衝單元60、一資料遮蓋/調正單元62、一資料遮蓋輸入閃控產生單元66、及一資料遮蓋輸入/輸出感應放大單元68。
資料遮蓋緩衝單元60，係緩衝由該半導體記憶元件之外部輸入之資料遮蓋信號，以輸出該受緩衝之資料 遮蓋信號而為內部資料遮蓋信號DM。較佳情況下，該資料遮蓋緩衝單元60在結構方面實際上與第3圖之資料緩衝單元30一樣。
資料遮蓋/調正單元62，係內部資料遮蓋信號DM，並且平行排列內部遮蓋信號DM，使得該內部資料遮蓋信號DM係與資料閃控上升脈波DSRP或資料閃控下降脈波DSFP同步。接著，該資料遮蓋/調正單元32係輸出各個被排列之資料遮蓋信號ALGN_DM<0:M>(在此「M」係大於1之整數)。較佳情況下，該資料遮蓋/調正單元62在結構方面實際上與第3圖之資料/調正單元32一樣。
資料遮蓋輸入閃控產生單元66，係接收內部時鐘ICLK_DM和一寫入標誌信號WT_FLAG(其係於一寫入指令時產生)，該資料遮蓋輸入閃控產生單元66係產生一資料遮蓋輸入閃控脈波DMSTBP。較佳情況下，該資料遮蓋輸入閃控產生單元66在結構方面實際上與第3圖之資料輸入閃控產生單元36一樣。
資料遮蓋輸入/輸出感應放大單元68，係和一資料遮蓋輸入閃控脈波DMSTBP同步感應和放大受排列之資料遮蓋信號ALGN_DM<0:M>，並且將該被放大之資料GIO_DM<0:M>輸出至一第二全域輸入/輸出線。較佳情況下，資料遮蓋輸入/輸出感應放大單元68在結構方面實際上與第3圖之資料輸入/輸出 感應放大單元38一樣。
因此，除了省略多工器14之外，資料遮蓋輸入單元16之結構實際上與資料輸入單元14一樣。然而，設置於資料輸入閃控產生單元36之內部時鐘ICLK_DQ，比設置於資料遮蓋輸入閃控產生單元66之內部時鐘ICLK_DM延遲更多，因此，設置在資料遮蓋輸入/輸出感應放大單元68之資料遮蓋輸入閃控脈波DMSTBP，比設置在資料輸入/輸出感應放大單元38之資料輸入閃控脈波DINSTBP更早產生。
因此，資料遮蓋輸入/輸出感應放大單元68輸出資料遮蓋信號GIO_DM<0:M>並且在該資料輸入/輸出感應放大單元38之前傳送該信號至第二全域輸入/輸出線，因此，該資料遮蓋信號GIO_DM<0:M>比資料GIO_DATA<0:N>更早被輸入至寫入驅動器18。
如上所述，根據本發明之一具體實施例之半導體記憶元件，具有一資料遮蓋信號比資料更早被傳送至該寫入驅動器之結構。
根據本發明之一具體實施例之半導體記憶元件，係在資料遮蓋信號之寫入域交叉使用內部時鐘，該內部時鐘係經由緩衝該外部時鐘而形成；並且在資料之寫入域交叉使用比內部時鐘延遲更多之時鐘。
如上所述，當根據本發明之一具體實施例之半導體記憶元件支援各種資料輸入/輸出模式，可將多工 器34設置於該資料輸入單元14(如第3圖所示)。依此情況，內部時鐘ICLK_DQ之延遲最好是等於或大於多工器34造成之延遲。其理由在於，如果內部時鐘ICLK_DQ之延遲與多工器34所造成之延遲相同，資料遮蓋輸入單元16不需要使用一多工器，因此該資料遮蓋信號可比資料更早被輸入至寫入驅動器。
因此，該資料遮蓋信號首先經由使用第二全域輸入/輸出線而被輸入至寫入驅動器，接著，該資料經由第一全域輸入/輸出線被輸入至該寫入驅動器。
換言之，由於二內部時鐘之延遲差，該資料遮蓋輸入閃控信號比資料輸入閃控信號更早被致能，因此該資料遮蓋信號總是比資料更早到達該寫入驅動器。
因此，本發明之一優點在於能防止由於資料搶在資料遮蓋信號之前到達寫入驅動器，使得資料由寫入驅動器輸出時未受到遮蓋。
此外，本發明含有一優點在於能防止不良之資料遮蓋(係因為資料遮蓋信號和資料之間之競爭所造成)，因為本發明能確保該資料遮蓋信號將比資料更早被輸入至寫入驅動器。
雖然本發明較佳具體實施例主要作為說明之用，那些熟悉本技術的人將察覺到各種修改、增加及替換，而沒有偏離揭示於下之申請專利範圍中的範圍 和精神，均有其可能性。
10‧‧‧內部時鐘產生單元
12‧‧‧資料閃控緩衝單元
14‧‧‧資料輸入單元
16‧‧‧資料遮蓋輸入單元
18‧‧‧寫入驅動器
20‧‧‧時鐘緩衝單元
22‧‧‧延遲單元
30‧‧‧資料緩衝單元
32‧‧‧資料拴鎖/調正單元
34‧‧‧多工器
36‧‧‧資料輸入閃控產生單元
38‧‧‧資料輸入/輸出感應放大單元
40、41、42、43、44、45、46‧‧‧拴鎖單元
60‧‧‧資料遮蓋緩衝單元
62‧‧‧資料遮蓋拴鎖/調正單元
66‧‧‧資料遮蓋輸入閃控產生單元
68‧‧‧資料遮蓋輸入/輸出感應放大單元
第1圖係一根據本發明之一具體實施例顯示一半導體記憶元件之部分寫入路徑之方塊圖。
第2圖係一顯示第1圖之內部時鐘產生單元之詳細配置範例之電路圖。
第3圖係一顯示第1圖之資料輸入單元之詳細配置範例之方塊圖。
第4圖係一顯示第3圖具有4位元預取結構之資料拴鎖/調正單元之詳細配置範例之方塊圖。
第5圖係一顯示第1圖之資料輸入單元之寫入操作之波形圖。
第6圖係一顯示第1圖之資料遮蓋輸入單元之詳細配置範例之方塊圖。
10‧‧‧內部時鐘產生單元
12‧‧‧資料閃控緩衝單元
14‧‧‧資料輸入單元
16‧‧‧資料遮蓋輸入單元
18‧‧‧寫入驅動器

Claims (12)

  1. 一種半導體記憶元件，包括：一延遲單元，延遲一第一內部時鐘以產生一第二內部時鐘；一資料遮蓋輸入單元，和該第一內部時鐘同步輸出一資料遮蓋信號至一寫入驅動器；一資料輸入單元，和該第二內部時鐘同步輸出資料至一寫入驅動器；其中該資料輸入單元係延遲資料之傳送，因此該資料輸入單元輸出之資料，比由該資料遮蓋輸入單元輸出之該資料遮蓋信號延遲更多；以及該寫入驅動器，係依據由該資料遮蓋輸入單元輸出之該資料遮蓋信號，選擇性地驅動由資料輸入單元輸出之資料。
  2. 一種半導體記憶元件，包括：一內部時鐘產生單元，係產生一第一內部時鐘和一比第一內部時鐘延遲更多之第二內部時鐘；一資料輸入單元，係將各依序輸入之資料平行排列，並且和第二內部時鐘同步將該排列資料輸出至一第一全域輸入/輸出線；一資料遮蓋輸入單元，係將各依序輸入之資料遮蓋信號平行排列，並且和該第一內部時鐘同步將該被排列之資料遮蓋信號輸出至一第二全域 輸入/輸出線；以及一寫入驅動器，係依據輸出至該第二全域輸入/輸出線之該資料遮蓋信號，選擇性地驅動輸出至第一全域輸入/輸出線之資料。
  3. 如申請專利範圍第2項之半導體記憶元件，其中該內部時鐘產生單元包括：一緩衝單元，係緩衝一外部時鐘並且輸出該受緩衝之外部時鐘，以作為該第一內部時鐘；以及一延遲單元，係延遲該第一內部時鐘及輸出該受延遲之第一內部時鐘而為該第二內部時鐘。
  4. 一種半導體記憶元件，包括：一內部時鐘產生單元，係產生一第一內部時鐘和一比該第一內部時鐘延遲更多之第二內部時鐘；一資料輸入/輸出感應放大單元，係接收資料和該第二內部時鐘，並且和該第二內部時鐘同步感應和放大該資料，以將該放大資料輸出至一第一全域輸入/輸出線；一資料遮蓋輸入/輸出感應放大單元，係接收一資料遮蓋信號和該第一內部時鐘，並且和該第一內部時鐘同步感應和放大該資料遮蓋信號，以將該放大之資料遮蓋信號輸出至一第二全域輸入 /輸出線；以及一寫入驅動器，係依據輸出至第二全域輸入/輸出線之資料遮蓋信號，選擇性地驅動輸出至第一全域輸入/輸出線之資料。
  5. 如申請專利範圍第4項之半導體記憶元件，其中該內部時鐘產生單元包括：一緩衝單元，係緩衝一外部時鐘及輸出該受緩衝之外部時鐘而為該第一內部時鐘；以及一延遲單元，係延遲該第一內部時鐘及輸出該受延遲之第一內部時鐘而為該第二內部時鐘。
  6. 一種半導體記憶元件，包括：一內部時鐘產生單元，係產生一第一內部時鐘和一比該第一內部時鐘延遲更多之第二內部時鐘；一資料閃控緩衝單元，係緩衝一資料閃控信號，以輸出該受緩衝之資料閃控信號，作為一資料閃控上升脈波和一資料閃控下降脈波；一資料輸入單元，係接收該第一內部時鐘、資料閃控上升和下降脈波、及一寫入標誌信號，以控制依序輸入之資料，及輸出該受控制之資料至一第一全域輸入/輸出線；一資料遮蓋輸入單元，係接收該第二內部時鐘、資料閃控上升和下降脈波、及寫入標誌信號， 以控制依序輸入之資料遮蓋信號，及輸出該受控制之資料遮蓋信號至一第二全域輸入/輸出線；以及一寫入驅動器，係依據輸出至第二全域輸入/輸出線之資料遮蓋信號，選擇性地驅動輸出至第一全域輸入/輸出線之資料。
  7. 如申請專利範圍第6項之半導體記憶元件，其中該內部時鐘產生單元包括：一緩衝單元，係緩衝一外部時鐘，及輸出該受緩衝之外部時鐘而為該第一內部時鐘；以及一延遲單元，係延遲該第一內部時鐘，及輸出該受延遲之第一內部時鐘而為該第二內部時鐘。
  8. 如申請專利範圍第6項之半導體記憶元件，其中該資料輸入單元包括：一資料緩衝單元，係緩衝依序輸入之資料；一資料栓鎖/調正單元，係接收在該資料緩衝單元、資料閃控上升和下降脈波之受緩衝資料，並且拴鎖和調正與資料閃控上升和下降脈波同步之平行資料；一資料輸入閃控產生單元，係接收該第一內部時鐘和該寫入標誌信號，以產生一資料輸入閃控脈波；以及 一資料輸入/輸出感應放大單元，係與該資料輸入閃控脈波同步感應和放大於該資料拴鎖/調正單元被拴鎖和排列之資料，以輸出被放大之該資料至該第一全域輸入/輸出線。
  9. 如申請專利範圍第8項之半導體記憶元件，其中該資料輸入單元又包括一多工器，係連接於該資料拴鎖/調正單元和該資料輸入/輸出感應放大單元之間，其中該多工器係藉由輸出受到拴鎖和排列資料至該資料拴鎖/調正單元而選擇數條路徑，其中該路徑係根據一資料輸入/輸出模式而選出。
  10. 如申請專利範圍第9項之半導體記憶元件，其中該內部時鐘產生單元對於該第一內部時鐘之延遲，係等於或大於由該多工器輸出該第二內部時鐘所造成之延遲。
  11. 如申請專利範圍第6項之半導體記憶元件，其中該資料遮蓋輸入單元包括：一資料遮蓋緩衝單元，係緩衝各依序輸入之資料遮蓋信號；一資料遮蓋拴鎖/調正單元，係接收在該資料遮蓋緩衝單元、資料閃控上升和下降脈波之受緩衝之資料遮蓋信號，並且拴鎖和調正與該資料閃控上升和下降脈波同步之平行資料遮蓋信號； 一資料遮蓋輸入閃控產生單元，係接收該第二內部時鐘和該寫入標誌信號，以產生一資料遮蓋輸入閃控脈波；以及一資料遮蓋輸入/輸出感應放大單元，係與該資料遮蓋輸入閃控脈波同步感應和放大於該資料遮蓋拴鎖/調正單元被拴鎖和排列之該資料遮蓋信號，以輸出被放大之資料遮蓋信號至該第二全域輸入/輸出線。
  12. 一種用於半導體記憶元件之資料遮蓋方法，係包括以下步驟：a)延遲一第一內部時鐘以產生一第二內部時鐘；b)將一由該半導體記憶元件之外部輸入之資料遮蓋信號傳送至一內部電路；c)使得由半導體元件之外部輸入之資料比資料遮蓋信號延遲更多，並且傳送該受到延遲之資料至內部電路；以及d)遮蓋被傳送到該內部電路之資料以及被傳送到內部電路之資料遮蓋信號；其中，在步驟b)時，資料遮蓋信號和第一內部時鐘係同步被傳送至該內部電路；在步驟b)時，該資料係與一比第一內部時鐘延遲更多之第二內部時鐘係同步被傳送至內部電路。
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