KR20090099377A - 데이터 출력회로 - Google Patents
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- 230000000630 rising effect Effects 0.000 claims description 90
- 230000004044 response Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000001934 delay Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
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- G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
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Abstract
Description
Claims (19)
- 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭펄스를 생성하는 데이터 출력 제어부;상기 클럭펄스에 동기시켜 제1 데이터를 출력하는 제1 데이터출력부; 및상기 클럭펄스에 동기시켜 제2 데이터를 출력하는 제2 데이터출력부를 포함하는 데이터 출력회로.
- 제 1 항에 있어서, 상기 데이터 출력 제어부는상기 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭을 생성하는 클럭생성부; 및상기 클럭을 소정구간지연시켜 클럭펄스를 생성하는 클럭펄스 생성부를 포함하는 데이터 출력회로.
- 제 2 항에 있어서, 상기 클럭은 상기 클럭신호의 라이징에지에 동기시켜 생성된 제1 클럭 및 상기 클럭신호의 폴링에지에 동기시켜 생성된 제2 클럭을 포함하는 데이터 출력회로.
- 제 3 항에 있어서, 상기 클럭펄스는 상기 제1 클럭을 소정구간 지연시켜 생성된 제1 클럭펄스 및 상기 제2 클럭을 소정구간 지연시켜 생성된 제2 클럭펄스를 포함하는 데이터 출력회로.
- 제 4 항에 있어서, 상기 제1 데이터는 라이징 데이터와 폴링 데이터로 구성되는 데이터 출력회로.
- 제 5 항에 있어서, 상기 제1 데이터출력부는상기 제1 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 제2 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이버;상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함하는 데이터 출력회로.
- 제 6 항에 있어서, 상기 제1 데이터출력부는메모리셀로부터 전달된 데이터를 증폭하여 짝수데이터 및 홀수데이터를 출력하는 입출력라인 센스앰프;상기 짝수데이터 및 홀수데이터를 입력받아 멀티플렉싱하여 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 생성하는 멀티플렉서; 및상기 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 입력받아 상기 라이징 데이터와 폴링 데이터를 순차적으로 출력하는 파이프래치를 더 포함하는 데이터 출력회로.
- 제 4 항에 있어서, 상기 제2 데이터는 라이징 데이터와 폴링 데이터로 구성되는 데이터 출력회로.
- 제 8 항에 있어서, 상기 제2 데이터출력부는상기 제1 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 제2 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이버;상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함하는 데이터 출력회로.
- 제 9 항에 있어서, 상기 제2 데이터출력부는메모리셀로부터 전달된 데이터를 증폭하여 짝수데이터 및 홀수데이터를 출력 하는 입출력라인 센스앰프;상기 짝수데이터 및 홀수데이터를 입력받아 멀티플렉싱하여 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 생성하는 멀티플렉서; 및상기 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 입력받아 상기 라이징 데이터와 폴링 데이터를 순차적으로 출력하는 파이프래치를 더 포함하는 데이터 출력회로.
- 클럭신호를 입력받아 소정 펄스폭을 갖는 제1 및 제2 클럭펄스를 생성하는 데이터 출력 제어부;상기 제1 클럭펄스에 동기시켜 제1 데이터를 출력하는 제1 데이터출력부; 및상기 제2 클럭펄스에 동기시켜 제2 데이터를 출력하는 제2 데이터출력부를 포함하는 데이터 출력회로.
- 제 11 항에 있어서, 상기 데이터 출력 제어부는상기 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭을 생성하는 클럭생성부;상기 클럭을 소정구간지연시켜 상기 제1 클럭펄스를 생성하는 제1 클럭펄스 생성부; 및상기 클럭을 소정구간지연시켜 상기 제2 클럭펄스를 생성하는 제2 클럭펄스 생성부를 포함하는 데이터 출력회로.
- 제 12 항에 있어서, 상기 클럭은 상기 클럭신호의 라이징에지에 동기시켜 생성된 라이징클럭 및 상기 클럭신호의 폴링에지에 동기시켜 생성된 폴링클럭을 포함하는 데이터 출력회로.
- 제 13 항에 있어서, 상기 제1 클럭펄스는 상기 라이징클럭을 소정구간 지연시켜 생성된 라이징 클럭펄스 및 상기 폴링클럭을 소정구간 지연시켜 생성된 폴링 클럭펄스를 포함하는 데이터 출력회로.
- 제 14 항에 있어서, 상기 제1 데이터는 라이징 데이터와 폴링 데이터로 구성되는 데이터 출력회로.
- 제 15 항에 있어서, 상기 제1 데이터출력부는상기 라이징 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 폴링 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이 버;상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함하는 데이터 출력회로.
- 제 13 항에 있어서, 상기 제2 클럭펄스는 상기 라이징클럭을 소정구간 지연시켜 생성된 라이징 클럭펄스 및 상기 폴링클럭을 소정구간 지연시켜 생성된 폴링 클럭펄스를 포함하는 데이터 출력회로.
- 제 17 항에 있어서, 상기 제2 데이터는 라이징 데이터와 폴링 데이터로 구성되는 데이터 출력회로.
- 제 18 항에 있어서, 상기 제2 데이터출력부는상기 라이징 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 폴링 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이버;상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함하는 데이터 출력회로.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080024578A KR100945929B1 (ko) | 2008-03-17 | 2008-03-17 | 데이터 출력회로 |
US12/156,888 US7826303B2 (en) | 2008-03-17 | 2008-06-05 | Data output circuit having shared data output control unit |
JP2008301590A JP2009224015A (ja) | 2008-03-17 | 2008-11-26 | データ出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080024578A KR100945929B1 (ko) | 2008-03-17 | 2008-03-17 | 데이터 출력회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090099377A true KR20090099377A (ko) | 2009-09-22 |
KR100945929B1 KR100945929B1 (ko) | 2010-03-05 |
Family
ID=41062897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020080024578A KR100945929B1 (ko) | 2008-03-17 | 2008-03-17 | 데이터 출력회로 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7826303B2 (ko) |
JP (1) | JP2009224015A (ko) |
KR (1) | KR100945929B1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160091588A (ko) * | 2015-01-26 | 2016-08-03 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR102528971B1 (ko) * | 2016-05-09 | 2023-05-08 | 에스케이하이닉스 주식회사 | 데이터 출력 회로 및 그를 포함하는 반도체 메모리 장치 |
KR20190087893A (ko) * | 2018-01-17 | 2019-07-25 | 삼성전자주식회사 | 클럭을 공유하는 반도체 패키지 및 전자 시스템 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2915625B2 (ja) * | 1991-06-26 | 1999-07-05 | 株式会社沖マイクロデザイン宮崎 | データ出力回路 |
KR100291194B1 (ko) * | 1998-12-30 | 2001-06-01 | 박종섭 | 디디알 에스디램에서의 읽기 구동 방법 및 장치 |
JP2002298580A (ja) * | 2001-03-28 | 2002-10-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2002304886A (ja) * | 2001-04-06 | 2002-10-18 | Nec Corp | 半導体記憶装置 |
KR100400311B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 신호 지연 제어 장치 |
JP2003272379A (ja) * | 2002-03-14 | 2003-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100670682B1 (ko) * | 2005-02-04 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 데이터 출력 회로 및 방법 |
KR100670656B1 (ko) * | 2005-06-09 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
KR100668499B1 (ko) * | 2006-02-09 | 2007-01-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 및 방법 |
KR100779381B1 (ko) * | 2006-05-15 | 2007-11-23 | 주식회사 하이닉스반도체 | 감소된 면적을 가지는 dll과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법 |
KR100800160B1 (ko) * | 2006-09-07 | 2008-02-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 |
-
2008
- 2008-03-17 KR KR1020080024578A patent/KR100945929B1/ko active IP Right Grant
- 2008-06-05 US US12/156,888 patent/US7826303B2/en active Active
- 2008-11-26 JP JP2008301590A patent/JP2009224015A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2009224015A (ja) | 2009-10-01 |
US7826303B2 (en) | 2010-11-02 |
US20090231948A1 (en) | 2009-09-17 |
KR100945929B1 (ko) | 2010-03-05 |
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Legal Events
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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FPAY | Annual fee payment |
Payment date: 20140122 Year of fee payment: 5 |
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FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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