KR20090099377A - 데이터 출력회로 - Google Patents

데이터 출력회로 Download PDF

Info

Publication number
KR20090099377A
KR20090099377A KR1020080024578A KR20080024578A KR20090099377A KR 20090099377 A KR20090099377 A KR 20090099377A KR 1020080024578 A KR1020080024578 A KR 1020080024578A KR 20080024578 A KR20080024578 A KR 20080024578A KR 20090099377 A KR20090099377 A KR 20090099377A
Authority
KR
South Korea
Prior art keywords
data
clock
data output
rising
clock pulse
Prior art date
Application number
KR1020080024578A
Other languages
English (en)
Other versions
KR100945929B1 (ko
Inventor
고복림
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080024578A priority Critical patent/KR100945929B1/ko
Priority to US12/156,888 priority patent/US7826303B2/en
Priority to JP2008301590A priority patent/JP2009224015A/ja
Publication of KR20090099377A publication Critical patent/KR20090099377A/ko
Application granted granted Critical
Publication of KR100945929B1 publication Critical patent/KR100945929B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Dram (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭펄스를 생성하는 데이터 출력 제어부; 상기 클럭펄스에 동기시켜 제1 데이터를 출력하는 제1 데이터출력부; 및 상기 클럭펄스에 동기시켜 제2 데이터를 출력하는 제2 데이터출력부를 포함하는 데이터 출력회로를 제공한다.
데이터 출력회로, 디디알 동기식 메모리 장치

Description

데이터 출력회로{Data Output Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 사이즈 및 전류소모량을 감소시킬 수 있는 데이터 출력회로에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
도 1은 종래기술에 따른 데이터 출력회로의 구성을 도시한 블럭도이다.
도시된 데이터 출력회로는 제1 데이터 출력부(10), 제1 데이터 출력 제어부(12), 제2 데이터 출력부(14) 및 제2 데이터 출력 제어부(16)로 구성된다.
제1 데이터 출력부(10)는 입출력라인 센스앰프(100), 멀티플렉서(101), 파이프 래치(102), 프리드라이버(103), 데이터드라이버(104) 및 데이터패드(105)로 구성된다. 입출력라인 센스앰프(100)는 메모리셀로부터 전달된 데이터를 증폭하여 짝수데이터(gio_ev<1>) 및 홀수데이터(gio_od<1>)를 출력한다. 멀티플렉서(101)는 짝수데이터(gio_ev<1>) 및 홀수데이터(gio_od<1>)를 입력받아 데이터폭(Data width)에 따라 멀티플렉싱하여 짝수 멀티플렉싱 데이터(mux_ev<1>) 및 홀수 멀티플렉싱 데이터(mux_od<1>)를 생성한다. 파이프 래치(102)는 짝수 멀티플렉싱 데이터(mux_ev<1>) 및 홀수 멀티플렉싱 데이터(mux_od<1>)를 입력받아 순차적으로 라이징 데이터(rdo<1>) 및 폴링 데이터(fdo<1>)를 출력한다. 프리드라이버(103)는 라이징 데이터(rdo<1>) 및 폴링 데이터(fdo<1>)를 라이징클럭펄스(rclk_do<1>) 및 폴링클럭펄스(fclk_do<1>)에 동기시켜 래치하고 출력한다. 데이터드라이버(104)는 프리드라이버(103)에서 출력된 데이터를 구동하여 데이터패드(105)로 전달한다.
여기서, 데이터폭(Data width)은 한번의 리드(read) 명령에 의해 동시에 출력되는 데이터의 수를 말한다. 데이터폭으로는 X32, X16, X8이 주로 사용되며 X32는 32개의 데이터가 동시에 출력되는 것을 의미한다.
제1 데이터 출력 제어부(12)는 클럭생성부(120) 및 클럭펄스 생성부(122)로 구성된다.
클럭생성부(120)는 클럭신호(CLK)를 입력받아 클럭신호(CLK)의 라이징에지(rising edge)에 동기시켜 소정 펄스폭을 갖는 라이징 클럭(rclk)을 생성하고, 클럭신호(CLK)의 폴링에지(falling)에 동기시켜 소정 펄스폭을 갖는 폴링 클럭(fclk)을 생성한다.
클럭펄스 생성부(122)는 라이징 클럭(rclk) 및 폴링 클럭(fclk)을 소정 구간 지연시켜, 라이징 데이터(rdo<1>) 및 폴링 데이터(fdo<1>)의 출력 타이밍을 맞추기 위한 라이징클럭펄스(rclk_do<1>) 및 폴링클럭펄스(fclk_do<1>)를 생성한다.
제2 데이터 출력부(14)는 입출력라인 센스앰프(140), 멀티플렉서(14), 제2 파이프 래치(142), 프리드라이버(143), 데이터드라이버(144) 및 데이터패드(145)로 구성된다.
입출력라인 센스앰프(140)는 메모리셀로부터 전달된 데이터를 증폭하여 짝수데이터(gio_ev<2>) 및 홀수데이터(gio_od<2>)를 출력한다.
멀티플렉서(141)는 짝수데이터(gio_ev<2>) 및 홀수데이터(gio_od<2>)를 입력받아 데이터폭에 따라 멀티플렉싱하여 짝수 멀티플렉싱 데이터(mux_ev<2>) 및 홀수 멀티플렉싱 데이터(mux_od<2>)를 생성한다.
파이프 래치(142)는 짝수 멀티플렉싱 데이터(mux_ev<2>) 및 홀수 멀티플렉싱 데이터(mux_od<2>)를 입력받아 순차적으로 라이징 데이터(rdo<2>) 및 폴링 데이터(fdo<2>)를 출력한다.
프리드라이버(143)는 라이징 데이터(rdo<2>) 및 폴링 데이터(fdo<2>)를 라이징클럭펄스(rclk_do<2>) 및 폴링클럭펄스(fclk_do<2>)에 동기시켜 래치하고 출력한다. 데이터드라이버(144)는 프리드라이버(143)에서 출력된 데이터를 구동하여 데이터패드(145)로 전달한다.
제2 데이터 출력 제어부(16)는 클럭생성부(160) 및 클럭펄스 생성부(162)로 구성된다.
클럭생성부(160)는 클럭신호(CLK)를 입력받아 클럭신호(CLK)의 라이징에지(rising edge)에 동기시켜 소정 펄스폭을 갖는 라이징 클럭(rclk)을 생성하고, 클럭신호(CLK)의 폴링에지(falling)에 동기시켜 소정 펄스폭을 갖는 폴링 클럭(fclk)을 생성한다.
클럭펄스 생성부(162)는 라이징 클럭(rclk) 및 폴링 클럭(fclk)을 소정 구간 지연시켜, 라이징 데이터(rdo<2>) 및 폴링 데이터(fdo<2>)의 출력 타이밍을 맞추기 위한 라이징클럭펄스(rclk_do<2>) 및 폴링클럭펄스(fclk_do<2>)를 생성한다.
종래의 데이터 출력회로는 제1 데이터 출력부(10)를 통해 출력되는 데이터의 출력 타이밍을 조절하기 위한 제1 라이징클럭펄스(rclk_do<1>) 및 제1 폴링클럭펄스(fclk_do<1>)를 생성하는 제1 데이터 출력 제어부(12)를 구비하고, 제2 데이터 출력부(14)를 통해 출력되는 데이터의 출력 타이밍을 조절하기 위한 제2 라이징클럭펄스(rclk_do<2>) 및 제2 폴링클럭펄스(fclk_do<2>)를 생성하는 제2 데이터 출력 제어부(16)를 구비한다.
이와 같이, 종래의 데이터 출력회로는 데이터 출력부의 수에 맞춰 데이터 출력제어부가 구비되므로, 출력되는 데이터가 증가할수록 사이즈가 증가하고, 전류 소모량도 증가한다. 특히 데이터폭이 X32인 경우 사이즈 및 전류소모 증가량은 반도체 메모리 장치 설계에 큰 부담으로 작용한다.
따라서, 본 발명은 하나의 데이터 출력제어부를 둘 이상의 데이터 출력제어부에 공유시킴으로써, 사이즈 및 전류소모량을 감소시킬 수 있도록 한 데이터 출력회로를 개시한다.
이를 위해 본 발명은 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭펄스를 생성하는 데이터 출력 제어부; 상기 클럭펄스에 동기시켜 제1 데이터를 출력하는 제1 데이터출력부; 및 상기 클럭펄스에 동기시켜 제2 데이터를 출력하는 제2 데이터출력부를 포함하는 데이터 출력회로를 제공한다.
본 발명에서, 상기 데이터 출력 제어부는 상기 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭을 생성하는 클럭생성부; 및 상기 클럭을 소정구간지연시켜 클럭 펄스를 생성하는 클럭펄스 생성부를 포함한다.
본 발명에서, 상기 클럭은 상기 클럭신호의 라이징에지에 동기시켜 생성된 제1 클럭 및 상기 클럭신호의 폴링에지에 동기시켜 생성된 제2 클럭을 포함한다.
본 발명에서, 상기 클럭펄스는 상기 제1 클럭을 소정구간 지연시켜 생성된 제1 클럭펄스 및 상기 제2 클럭을 소정구간 지연시켜 생성된 제2 클럭펄스를 포함한다.
본 발명에서, 상기 제1 데이터는 라이징 데이터와 폴링 데이터로 구성되는 것이 바람직하다.
본 발명에서, 상기 제1 데이터출력부는 상기 제1 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 제2 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이버; 상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함한다.
본 발명에서, 상기 제1 데이터출력부는 메모리셀로부터 전달된 데이터를 증폭하여 짝수데이터 및 홀수데이터를 출력하는 입출력라인 센스앰프; 상기 짝수데이터 및 홀수데이터를 입력받아 멀티플렉싱하여 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 생성하는 멀티플렉서; 및 상기 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 입력받아 상기 라이징 데이터와 폴링 데이터를 순차적으로 출력하는 파이프래치를 더 포함한다.
본 발명에서, 상기 제2 데이터는 라이징 데이터와 폴링 데이터로 구성되는 것이 바람직하다.
본 발명에서, 상기 제2 데이터출력부는 상기 제1 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 제2 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이버; 및 상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함한다.
본 발명에서, 상기 제2 데이터출력부는 메모리셀로부터 전달된 데이터를 증폭하여 짝수데이터 및 홀수데이터를 출력하는 입출력라인 센스앰프; 상기 짝수데이터 및 홀수데이터를 입력받아 멀티플렉싱하여 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 생성하는 멀티플렉서; 및 상기 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 입력받아 상기 라이징 데이터와 폴링 데이터를 순차적으로 출력하는 파이프래치를 더 포함한다.
또한, 본 발명은 클럭신호를 입력받아 소정 펄스폭을 갖는 제1 및 제2 클럭펄스를 생성하는 데이터 출력 제어부; 상기 제1 클럭펄스에 동기시켜 제1 데이터를 출력하는 제1 데이터출력부; 및 상기 제2 클럭펄스에 동기시켜 제2 데이터를 출력하는 제2 데이터출력부를 포함하는 데이터 출력회로를 제공한다.
본 발명에서, 상기 데이터 출력 제어부는 상기 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭을 생성하는 클럭생성부; 상기 클럭을 소정구간지연시켜 상기 제1 클럭펄스를 생성하는 제1 클럭펄스 생성부; 및 상기 클럭을 소정구간지연시켜 상기 제2 클럭펄스를 생성하는 제2 클럭펄스 생성부를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 데이터 출력회로의 상세한 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 데이터 출력회로는 클럭신호(CLK)를 입력받아 소정 펄스폭을 갖는 클럭펄스(rclk_do, fclk_do)를 생성하는 데이터 출력 제어부(20); 클럭펄스(rclk_do, fclk_do)에 동기시켜 데이터를 출력하는 제1 데이터출력부(22) 및 클럭펄스(rclk_do, fclk_do)에 동기시켜 데이터를 출력하는 제2 데이터출력부(24)로 구성된다.
도 3을 참고하여 본 실시예에 따른 데이터 출력회로의 구성을 살펴보면 다음과 같다.
우선, 데이터 출력 제어부(20)는 클럭생성부(200) 및 클럭펄스 생성부(222)로 구성된다.
클럭생성부(200)는 클럭신호(CLK)를 입력받아 클럭신호(CLK)의 라이징에지(rising edge)에 동기시켜 소정 펄스폭을 갖는 라이징 클럭(rclk)을 생성하고, 클럭신호(CLK)의 폴링에지(falling)에 동기시켜 소정 펄스폭을 갖는 폴링 클럭(fclk)을 생성한다.
클럭펄스 생성부(222)는 라이징 클럭(rclk) 및 폴링 클럭(fclk)을 소정 구간 지연시켜, 제1 및 제2 라이징 데이터(rdo<1:2>) 및 제1 및 제2 폴링 데이 터(fdo<1:2>)의 출력 타이밍을 맞추기 위한 라이징클럭펄스(rclk_do) 및 폴링클럭펄스(fclk_do)를 생성한다.
다음으로, 제1 데이터 출력부(22)는 제1 입출력라인 센스앰프(220), 제1 멀티플렉서(221), 제1 파이프 래치(222), 제1 프리드라이버(223), 제1 데이터드라이버(224) 및 제1 데이터패드(225)로 구성된다.
제1 입출력라인 센스앰프(220)는 메모리셀로부터 전달된 데이터를 증폭하여 제1 짝수데이터(gio_ev<1>) 및 제1 홀수데이터(gio_od<1>)를 출력한다.
제1 멀티플렉서(221)는 제1 짝수데이터(gio_ev<1>) 및 제1 홀수데이터(gio_od<1>)를 입력받아 데이터폭(X32)에 따라 멀티플렉싱하여 제1 짝수 멀티플렉싱 데이터(mux_ev<1>) 및 제1 홀수 멀티플렉싱 데이터(mux_od<1>)를 생성한다.
제1 파이프 래치(222)는 제1 짝수 멀티플렉싱 데이터(mux_ev<1>) 및 제1 홀수 멀티플렉싱 데이터(mux_od<1>)를 입력받아 순차적으로 제1 라이징 데이터(rdo<1>) 및 제1 폴링 데이터(fdo<1>)를 출력한다.
제1 프리드라이버(223)는 제1 라이징 데이터(rdo<1>)를 라이징클럭펄스(rclk_do)에 동기시켜 래치하고 출력하고, 제1 폴링 데이터(fdo<1>)를 폴링클럭펄스(fclk_do)에 동기시켜 래치하고 출력한다.
제1 데이터드라이버(224)는 제1 프리드라이버(223)에서 출력된 데이터를 구동하여 제1 데이터패드(225)로 전달한다.
다음으로, 제2 데이터 출력부(24)는 제2 입출력라인 센스앰프(240), 제2 멀티플렉서(241), 제2 파이프 래치(242), 제2 프리드라이버(243), 제2 데이터드라이 버(244) 및 제2 데이터패드(245)로 구성된다.
제2 입출력라인 센스앰프(240)는 메모리셀로부터 전달된 데이터를 증폭하여 제2 짝수데이터(gio_ev<2>) 및 제2 홀수데이터(gio_od<2>)를 출력한다.
제2 멀티플렉서(241)는 제2 짝수데이터(gio_ev<2>) 및 제2 홀수데이터(gio_od<2>)를 입력받아 데이터폭(X32)에 따라 멀티플렉싱하여 제2 짝수 멀티플렉싱 데이터(mux_ev<2>) 및 제2 홀수 멀티플렉싱 데이터(mux_od<2>)를 생성한다.
제2 파이프 래치(242)는 제2 짝수 멀티플렉싱 데이터(mux_ev<2>) 및 제2 홀수 멀티플렉싱 데이터(mux_od<2>)를 입력받아 순차적으로 제2 라이징 데이터(rdo<2>) 및 제2 폴링 데이터(fdo<2>)를 출력한다.
제2 프리드라이버(243)는 제2 라이징 데이터(rdo<2>)를 라이징클럭펄스(rclk_do)에 동기시켜 래치하고 출력하고, 제2 폴링 데이터(fdo<2>)를 폴링클럭펄스(fclk_do)에 동기시켜 래치하고 출력한다.
제2 데이터드라이버(244)는 제2 프리드라이버(243)에서 출력된 데이터를 구동하여 제2 데이터패드(245)로 전달한다.
이와 같은 구성의 데이터 출력회로의 특징은 데이터 출력 제어부(20)에서 생성된 라이징클럭펄스(rclk_do) 및 폴링클럭펄스(fclk_do)를 제1 데이터출력부(22) 뿐만 아니라 제2 데이터출력부(24)에서도 사용한다는 점에 있다. 즉, 데이터 출력 제어부(20)를 제1 데이터출력부(22) 및 제2 데이터출력부(24)에 공유시킴으로써, 제1 및 제2 라이징 데이터(rdo<1:2>)를 라이징클럭펄스(rclk_do)에 동기시켜 출력하고, 제1 및 2 폴링 데이터(fdo<1:2>)폴링클럭펄스(fclk_do)에 동기시켜 출력한 다. 이와 같이 데이터 출력 제어부를 다수의 데이터출력부에 공유시켜 사용함으로써, 사이즈 및 전류소모량을 절감할 수 있다.
본 실시예에서는 하나의 데이터 출력 제어부에 두개의 데이터출력부를 공유시킨 것으로 한정하여 설명하였지만 실시예에 따라서는 다수개의 데이터출력부가 하나의 데이터 출력 제어부를 공유하도록 구성할 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도이고, 도 5는 도 4에 도시된 데이터 출력회로의 상세한 구성을 도시한 블럭도이다.
도 4에 도시된 바와 같이, 본 실시예에 따른 데이터 출력회로는 클럭신호(CLK)를 입력받아 소정 펄스폭을 갖는 클럭펄스(rclk_do<1:2>, fclk_do<1:2>)를 생성하는 데이터 출력 제어부(30); 클럭펄스(rclk_do<1>, fclk_do<1>)에 동기시켜 데이터를 출력하는 제1 내지 제4 데이터출력부(31-34) 및 클럭펄스(rclk_do<2>, fclk_do<2>)에 동기시켜 데이터를 출력하는 제5 내지 제8 데이터출력부(35-38)로 구성된다.
도 5를 참고하여 본 실시예에 따른 데이터 출력회로의 구성을 살펴보면 다음과 같다.
우선, 데이터 출력 제어부(30)는 클럭생성부(300), 제1 클럭펄스 생성부(302) 및 제2 클럭펄스 생성부(304)로 구성된다.
클럭생성부(300)는 클럭신호(CLK)를 입력받아 클럭신호(CLK)의 라이징에지(rising edge)에 동기시켜 소정 펄스폭을 갖는 라이징 클럭(rclk)을 생성하고, 클럭신호(CLK)의 폴링에지(falling)에 동기시켜 소정 펄스폭을 갖는 폴링 클럭(fclk)을 생성한다.
제1 클럭펄스 생성부(302)는 라이징 클럭(rclk) 및 폴링 클럭(fclk)을 소정 구간 지연시켜, 제1 내지 제4 라이징 데이터(rdo<1:4>) 및 제1 내지 제4 폴링 데이터(fdo<1:4>)의 출력 타이밍을 맞추기 위한 제1 라이징클럭펄스(rclk_do<1>) 및 제1 폴링클럭펄스(fclk_do<1>)를 생성한다.
제2 클럭펄스 생성부(304)는 라이징 클럭(rclk) 및 폴링 클럭(fclk)을 소정 구간 지연시켜, 제5 내지 제8 라이징 데이터(rdo<5:8>) 및 제5 내지 제8 폴링 데이터(fdo<5:8>)의 출력 타이밍을 맞추기 위한 제2 라이징클럭펄스(rclk_do<2>) 및 제2 폴링클럭펄스(fclk_do<2>)를 생성한다.
다음으로, 제1 데이터 출력부(31)는 제1 프리드라이버(311), 제1 데이터드라이버(313) 및 제1 데이터패드(315)로 구성된다.
제1 프리드라이버(311)는 제1 라이징 데이터(rdo<1>)를 제1 라이징클럭펄스(rclk_do<1>)에 동기시켜 래치하고 출력하고, 제1 폴링 데이터(fdo<1>)를 제1 폴링클럭펄스(fclk_do<1>)에 동기시켜 래치하고 출력한다. 제1 데이터드라이버(313)는 제1 프리드라이버(311)에서 출력된 데이터를 구동하여 제1 데이터패드(315)로 전달한다.
다음으로, 제2 데이터 출력부(32)는 제2 프리드라이버(321), 제2 데이터드라이버(323) 및 제2 데이터패드(325)로 구성된다.
제2 프리드라이버(321)는 제2 라이징 데이터(rdo<2>)를 제1 라이징클럭펄 스(rclk_do<1>)에 동기시켜 래치하고 출력하고, 제2 폴링 데이터(fdo<2>)를 제1 폴링클럭펄스(fclk_do<1>)에 동기시켜 래치하고 출력한다. 제2 데이터드라이버(323)는 제2 프리드라이버(321)에서 출력된 데이터를 구동하여 제2 데이터패드(325)로 전달한다.
다음으로, 제3 데이터 출력부(33)는 제3 프리드라이버(331), 제3 데이터드라이버(333) 및 제3 데이터패드(335)로 구성된다.
제3 프리드라이버(331)는 제3 라이징 데이터(rdo<3>)를 제1 라이징클럭펄스(rclk_do<1>)에 동기시켜 래치하고 출력하고, 제3 폴링 데이터(fdo<3>)를 제1 폴링클럭펄스(fclk_do<1>)에 동기시켜 래치하고 출력한다. 제3 데이터드라이버(333)는 제3프리드라이버(331)에서 출력된 데이터를 구동하여 제3 데이터패드(335)로 전달한다.
다음으로, 제4 데이터 출력부(34)는 제4 프리드라이버(341), 제4 데이터드라이버(343) 및 제4 데이터패드(345)로 구성된다.
제4 프리드라이버(341)는 제4 라이징 데이터(rdo<4>)를 제1 라이징클럭펄스(rclk_do<1>)에 동기시켜 래치하고 출력하고, 제4 폴링 데이터(fdo<4>)를 제1 폴링클럭펄스(fclk_do<1>)에 동기시켜 래치하고 출력한다. 제4 데이터드라이버(343)는 제4 프리드라이버(341)에서 출력된 데이터를 구동하여 제4 데이터패드(345)로 전달한다.
다음으로, 제5 데이터 출력부(35)는 제5 프리드라이버(351), 제5 데이터드라이버(353) 및 제5 데이터패드(355)로 구성된다.
제5 프리드라이버(351)는 제5 라이징 데이터(rdo<5>)를 제2 라이징클럭펄스(rclk_do<2>)에 동기시켜 래치하고 출력하고, 제5 폴링 데이터(fdo<5>)를 제2 폴링클럭펄스(fclk_do<2>)에 동기시켜 래치하고 출력한다. 제5 데이터드라이버(353)는 제5 프리드라이버(351)에서 출력된 데이터를 구동하여 제5 데이터패드(355)로 전달한다.
다음으로, 제6 데이터 출력부(36)는 제6 프리드라이버(361), 제6 데이터드라이버(363) 및 제6 데이터패드(365)로 구성된다.
제6 프리드라이버(361)는 제6 라이징 데이터(rdo<6>)를 제2 라이징클럭펄스(rclk_do<2>)에 동기시켜 래치하고 출력하고, 제6 폴링 데이터(fdo<6>)를 제2 폴링클럭펄스(fclk_do<2>)에 동기시켜 래치하고 출력한다. 제6 데이터드라이버(363)는 제6 프리드라이버(361)에서 출력된 데이터를 구동하여 제6 데이터패드(365)로 전달한다.
다음으로, 제7 데이터 출력부(37)는 제7 프리드라이버(371), 제7 데이터드라이버(373) 및 제7 데이터패드(375)로 구성된다.
제7 프리드라이버(371)는 제7 라이징 데이터(rdo<7>)를 제2 라이징클럭펄스(rclk_do<2>)에 동기시켜 래치하고 출력하고, 제7 폴링 데이터(fdo<7>)를 제2 폴링클럭펄스(fclk_do<2>)에 동기시켜 래치하고 출력한다. 제7 데이터드라이버(373)는 제7 프리드라이버(371)에서 출력된 데이터를 구동하여 제7 데이터패드(375)로 전달한다.
다음으로, 제8 데이터 출력부(38)는 제8 프리드라이버(381), 제8 데이터드라 이버(383) 및 제8 데이터패드(385)로 구성된다.
제8 프리드라이버(381)는 제8 라이징 데이터(rdo<8>)를 제2 라이징클럭펄스(rclk_do<2>)에 동기시켜 래치하고 출력하고, 제8 폴링 데이터(fdo<8>)를 제2 폴링클럭펄스(fclk_do<2>)에 동기시켜 래치하고 출력한다. 제8데이터드라이버(383)는 제8 프리드라이버(381)에서 출력된 데이터를 구동하여 제8 데이터패드(385)로 전달한다.
이와 같은 구성의 데이터 출력회로의 특징은 데이터 출력 제어부(30)에서 생성된 제1 라이징클럭펄스(rclk_do<1>) 및 제1 폴링클럭펄스(fclk_do<1>)를 제1 내지 제4 데이터출력부(31-34)에서 사용하고, 제2 라이징클럭펄스(rclk_do<2>) 및 제2 폴링클럭펄스(fclk_do<2>)를 제5 내지 제8 데이터출력부(35-38)에서 사용한다는 점에 있다. 즉, 데이터 출력 제어부(30)를 제1 내지 제8 데이터 출력부(31-38)에 공유시킴으로써, 제1 및 제4 라이징 데이터(rdo<1:4>)를 제1 라이징클럭펄스(rclk_do<1>)에 동기시켜 출력하고, 제1 내지 제4 폴링 데이터(fdo<1:4>)를 제1 폴링클럭펄스(fclk_do<1>)에 동기시켜 출력하며, 제5 및 제8 라이징 데이터(rdo<5:8>)를 제2 라이징클럭펄스(rclk_do<2>)에 동기시켜 출력하고, 제5 내지 제8 폴링 데이터(fdo<5:8>)를 제2 폴링클럭펄스(fclk_do<2>)에 동기시켜 출력한다. 이와 같이 데이터 출력 제어부를 다수의 데이터출력부에 공유시켜 사용함으로써, 사이즈 및 전류소모량을 절감할 수 있다.
본 실시예에서는 하나의 데이터 출력 제어부에 8개의 데이터출력부를 공유시킨 것으로 한정하여 설명하였지만 실시예에 따라서는 공유되는 데이터출력부의 수 를 다양하게 변경할 수도 있다.
도 1은 종래기술에 따른 데이터 출력회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 데이터 출력회로의 상세한 구성을 도시한 블럭도이다.
도 4는 본 발명의 다른 실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 데이터 출력회로의 상세한 구성을 도시한 블럭도이다.

Claims (19)

  1. 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭펄스를 생성하는 데이터 출력 제어부;
    상기 클럭펄스에 동기시켜 제1 데이터를 출력하는 제1 데이터출력부; 및
    상기 클럭펄스에 동기시켜 제2 데이터를 출력하는 제2 데이터출력부를 포함하는 데이터 출력회로.
  2. 제 1 항에 있어서, 상기 데이터 출력 제어부는
    상기 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭을 생성하는 클럭생성부; 및
    상기 클럭을 소정구간지연시켜 클럭펄스를 생성하는 클럭펄스 생성부를 포함하는 데이터 출력회로.
  3. 제 2 항에 있어서, 상기 클럭은 상기 클럭신호의 라이징에지에 동기시켜 생성된 제1 클럭 및 상기 클럭신호의 폴링에지에 동기시켜 생성된 제2 클럭을 포함하는 데이터 출력회로.
  4. 제 3 항에 있어서, 상기 클럭펄스는 상기 제1 클럭을 소정구간 지연시켜 생성된 제1 클럭펄스 및 상기 제2 클럭을 소정구간 지연시켜 생성된 제2 클럭펄스를 포함하는 데이터 출력회로.
  5. 제 4 항에 있어서, 상기 제1 데이터는 라이징 데이터와 폴링 데이터로 구성되는 데이터 출력회로.
  6. 제 5 항에 있어서, 상기 제1 데이터출력부는
    상기 제1 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 제2 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이버;
    상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함하는 데이터 출력회로.
  7. 제 6 항에 있어서, 상기 제1 데이터출력부는
    메모리셀로부터 전달된 데이터를 증폭하여 짝수데이터 및 홀수데이터를 출력하는 입출력라인 센스앰프;
    상기 짝수데이터 및 홀수데이터를 입력받아 멀티플렉싱하여 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 생성하는 멀티플렉서; 및
    상기 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 입력받아 상기 라이징 데이터와 폴링 데이터를 순차적으로 출력하는 파이프래치를 더 포함하는 데이터 출력회로.
  8. 제 4 항에 있어서, 상기 제2 데이터는 라이징 데이터와 폴링 데이터로 구성되는 데이터 출력회로.
  9. 제 8 항에 있어서, 상기 제2 데이터출력부는
    상기 제1 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 제2 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이버;
    상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함하는 데이터 출력회로.
  10. 제 9 항에 있어서, 상기 제2 데이터출력부는
    메모리셀로부터 전달된 데이터를 증폭하여 짝수데이터 및 홀수데이터를 출력 하는 입출력라인 센스앰프;
    상기 짝수데이터 및 홀수데이터를 입력받아 멀티플렉싱하여 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 생성하는 멀티플렉서; 및
    상기 짝수 멀티플렉싱 데이터 및 홀수 멀티플렉싱 데이터를 입력받아 상기 라이징 데이터와 폴링 데이터를 순차적으로 출력하는 파이프래치를 더 포함하는 데이터 출력회로.
  11. 클럭신호를 입력받아 소정 펄스폭을 갖는 제1 및 제2 클럭펄스를 생성하는 데이터 출력 제어부;
    상기 제1 클럭펄스에 동기시켜 제1 데이터를 출력하는 제1 데이터출력부; 및
    상기 제2 클럭펄스에 동기시켜 제2 데이터를 출력하는 제2 데이터출력부를 포함하는 데이터 출력회로.
  12. 제 11 항에 있어서, 상기 데이터 출력 제어부는
    상기 클럭신호를 입력받아 소정 펄스폭을 갖는 클럭을 생성하는 클럭생성부;
    상기 클럭을 소정구간지연시켜 상기 제1 클럭펄스를 생성하는 제1 클럭펄스 생성부; 및
    상기 클럭을 소정구간지연시켜 상기 제2 클럭펄스를 생성하는 제2 클럭펄스 생성부를 포함하는 데이터 출력회로.
  13. 제 12 항에 있어서, 상기 클럭은 상기 클럭신호의 라이징에지에 동기시켜 생성된 라이징클럭 및 상기 클럭신호의 폴링에지에 동기시켜 생성된 폴링클럭을 포함하는 데이터 출력회로.
  14. 제 13 항에 있어서, 상기 제1 클럭펄스는 상기 라이징클럭을 소정구간 지연시켜 생성된 라이징 클럭펄스 및 상기 폴링클럭을 소정구간 지연시켜 생성된 폴링 클럭펄스를 포함하는 데이터 출력회로.
  15. 제 14 항에 있어서, 상기 제1 데이터는 라이징 데이터와 폴링 데이터로 구성되는 데이터 출력회로.
  16. 제 15 항에 있어서, 상기 제1 데이터출력부는
    상기 라이징 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 폴링 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이 버;
    상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함하는 데이터 출력회로.
  17. 제 13 항에 있어서, 상기 제2 클럭펄스는 상기 라이징클럭을 소정구간 지연시켜 생성된 라이징 클럭펄스 및 상기 폴링클럭을 소정구간 지연시켜 생성된 폴링 클럭펄스를 포함하는 데이터 출력회로.
  18. 제 17 항에 있어서, 상기 제2 데이터는 라이징 데이터와 폴링 데이터로 구성되는 데이터 출력회로.
  19. 제 18 항에 있어서, 상기 제2 데이터출력부는
    상기 라이징 클럭펄스에 응답하여 상기 라이징 데이터를 래치하여 출력하고, 상기 폴링 클럭펄스에 응답하여 상기 폴링 데이터를 래치하여 출력하는 프리드라이버;
    상기 프리드라이버에서 출력된 데이터를 구동하여 데이터 패드로 전달하는 데이터 드라이버를 포함하는 데이터 출력회로.
KR1020080024578A 2008-03-17 2008-03-17 데이터 출력회로 KR100945929B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080024578A KR100945929B1 (ko) 2008-03-17 2008-03-17 데이터 출력회로
US12/156,888 US7826303B2 (en) 2008-03-17 2008-06-05 Data output circuit having shared data output control unit
JP2008301590A JP2009224015A (ja) 2008-03-17 2008-11-26 データ出力回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080024578A KR100945929B1 (ko) 2008-03-17 2008-03-17 데이터 출력회로

Publications (2)

Publication Number Publication Date
KR20090099377A true KR20090099377A (ko) 2009-09-22
KR100945929B1 KR100945929B1 (ko) 2010-03-05

Family

ID=41062897

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080024578A KR100945929B1 (ko) 2008-03-17 2008-03-17 데이터 출력회로

Country Status (3)

Country Link
US (1) US7826303B2 (ko)
JP (1) JP2009224015A (ko)
KR (1) KR100945929B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160091588A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 반도체 장치
KR102528971B1 (ko) * 2016-05-09 2023-05-08 에스케이하이닉스 주식회사 데이터 출력 회로 및 그를 포함하는 반도체 메모리 장치
KR20190087893A (ko) * 2018-01-17 2019-07-25 삼성전자주식회사 클럭을 공유하는 반도체 패키지 및 전자 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2915625B2 (ja) * 1991-06-26 1999-07-05 株式会社沖マイクロデザイン宮崎 データ出力回路
KR100291194B1 (ko) * 1998-12-30 2001-06-01 박종섭 디디알 에스디램에서의 읽기 구동 방법 및 장치
JP2002298580A (ja) * 2001-03-28 2002-10-11 Mitsubishi Electric Corp 半導体記憶装置
JP2002304886A (ja) * 2001-04-06 2002-10-18 Nec Corp 半導体記憶装置
KR100400311B1 (ko) * 2001-06-29 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 신호 지연 제어 장치
JP2003272379A (ja) * 2002-03-14 2003-09-26 Mitsubishi Electric Corp 半導体記憶装置
KR100670682B1 (ko) * 2005-02-04 2007-01-17 주식회사 하이닉스반도체 반도체 기억 소자에서의 데이터 출력 회로 및 방법
KR100670656B1 (ko) * 2005-06-09 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치
KR100668499B1 (ko) * 2006-02-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로 및 방법
KR100779381B1 (ko) * 2006-05-15 2007-11-23 주식회사 하이닉스반도체 감소된 면적을 가지는 ｄｌｌ과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법
KR100800160B1 (ko) * 2006-09-07 2008-02-01 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로

Also Published As

Publication number Publication date
JP2009224015A (ja) 2009-10-01
US7826303B2 (en) 2010-11-02
US20090231948A1 (en) 2009-09-17
KR100945929B1 (ko) 2010-03-05

Similar Documents

Publication Publication Date Title
KR100437454B1 (ko) 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템
KR100915832B1 (ko) 반도체 메모리 장치의 리드 동작 제어 회로
US8351283B2 (en) Semiconductor storage device
US7983101B2 (en) Circuit for generating data strobe signal in DDR memory device and method therefor
KR100668854B1 (ko) 동기식 메모리 장치의 데이타 래치 제어 장치
US9275700B2 (en) Semiconductor device
US8514639B2 (en) Semiconductor memory device and method for operating the same
US9030907B2 (en) Semiconductor device and semiconductor system with the same
KR100945929B1 (ko) 데이터 출력회로
US6850444B2 (en) Data input device of a DDR SDRAM
KR20000041464A (ko) 반도체 메모리 장치의 입력버퍼
KR101046730B1 (ko) 반도체 메모리 장치 및 그 구동 방법
KR100728556B1 (ko) 반도체 메모리 장치의 데이터 출력 회로
KR20080066337A (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 집적 회로
KR20150014611A (ko) 데이터 출력회로
US8634245B2 (en) Control circuit of read operation for semiconductor memory apparatus
KR101046997B1 (ko) 데이터 입력회로
US7656715B2 (en) Semiconductor memory device
KR100656444B1 (ko) 반도체 메모리 장치의 데이터 출력 회로
US7349290B2 (en) Semiconductor memory device
KR20090093509A (ko) 고속의 데이터 입출력을 위한 반도체 메모리 장치
KR20110078107A (ko) 반도체 메모리 장치
KR20010004108A (ko) 반도체메모리소자의 데이터스트로브신호 구동 장치
JP2010097660A (ja) 半導体装置
KR20090103497A (ko) 데이터 입력 버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130128

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140122

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160121

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170124

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180122

Year of fee payment: 9