JP2010097660A - 半導体装置 - Google Patents
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Abstract
【課題】高速化、動作マージンの改善を図った高速入力インターフェイスを有する半導体装置を提供する。
【解決手段】半導体装置は、相補的な第1パルスと第2パルスをそれぞれ参照電圧とを比較して取り込む第1及び第2パルス入力回路、変化起点が第1及び第2パルスの変化起点と揃うようにそれぞれ形成された複数ビットからなるデータに対応した入力信号を参照電圧と比較してそれぞれ取り込む複数からなるデータ入力回路を有する。位相補間回路により、第1パルス入力回路の出力信号の変化タイミングと第2パルス入力回路の出力信号の変化タイミングの間に設定された変化タイミングを有する第3パルスを形成する。遅延回路により第3パルスを所定時間遅延させる。ラッチ回路により、遅延回路で形成された第3パルスの遅延信号の変化タイミングに対応してデータ入力回路の出力信号をそれぞれ取り込む。
【選択図】図1
【解決手段】半導体装置は、相補的な第1パルスと第2パルスをそれぞれ参照電圧とを比較して取り込む第1及び第2パルス入力回路、変化起点が第1及び第2パルスの変化起点と揃うようにそれぞれ形成された複数ビットからなるデータに対応した入力信号を参照電圧と比較してそれぞれ取り込む複数からなるデータ入力回路を有する。位相補間回路により、第1パルス入力回路の出力信号の変化タイミングと第2パルス入力回路の出力信号の変化タイミングの間に設定された変化タイミングを有する第3パルスを形成する。遅延回路により第3パルスを所定時間遅延させる。ラッチ回路により、遅延回路で形成された第3パルスの遅延信号の変化タイミングに対応してデータ入力回路の出力信号をそれぞれ取り込む。
【選択図】図1
Description
この発明は、半導体装置に関し、相補パルスに同期した信号の取り込みを行う入力回路を有するものに利用して有効な技術に関するものである。
DDR2用コントーラについて記載されている例として、例えば2007年2月発行のアイ・エス・エス・シー・シー ダイジェスト オブ テクニカル ペーパーズ 第490頁〜第491頁(ISSCC Digest of Technical Papers pp.490-491 Feb.2007) がある。DDR SDRAM(Double Data Rate-Synchronous Dynamic Random Access Memory )では、相補データ・ストローブ信号DQS,/DQSにより、データDQとデータ・ストローブ信号DQS,/DQSのエッジが揃うように、いわゆるエッジ・アラインとされる。上記DDR2用コントーラにおいては、ストローブ信号DQSのエッジを90°(サイクル時間の1/4)遅延さて、データDQをラッチする。DDR−SDRAMからのストローブ信号の入力バッファの例として、特開2003−303492号公報がある。この入力バッファは、データ・ストローブ信号DQSを参照電圧と比較するか、データ・ストローブ信号DQSと/DQSを比較する。
特開2003−303492号公報
アイ・エス・エス・シー・シー ダイジェスト オブ テクニカル ペーパーズ 第490頁〜第491頁、2007年2月発行
多ビットI/O構成のDDR SDRAMにおいては、データDQとデータ・ストローブ信号DQS,/DQSのエッジが揃うように出力動作を行う。本願発明者においては、上記DDR SDRAMからの出力ビットパターンによりデータDQと、データ・ストローブ信号DQS,/DQSのタイミングが変動することに気が付いた。例えば、図6に示すように、8ビットからなるデータDQ0〜DQ7のうち、データDQ0とDQ1がデータ・ストローブ信号DQS,/DQSに対応してそれぞれ相補的に変化し、残りのデータDQ2〜DQ7が連続してロウレベルを出力する前半の1クロック周期分動作においては、DQSとDQ0の2つが同様に変化し、/DQSとDQ1の2つが同様に変化する。これに対して、後半の1クロック周期分動作においては、上記同様にデータDQ0とDQ1がデータ・ストローブ信号DQS,/DQSに対応してそれぞれ相補的に変化し、残りのデータDQ2〜DQ7がDQSのロウレベルからハイレベルへの変化に対応して一斉にロウレベルからハイレベルに変化する。上記後半の1クロック周期分動作において、上記ロウレベルからハイレベルに立ち上がるデータ・ストローブ信号DQSと上記データDQ2〜DQ7の立ち上がりが、上記前半の動作のときに比べて遅くなる。つまり、DDR
SDRAMにおける電源配線の配線抵抗による電圧低下や、インダクタンス成分による電流制限によって、同図のデータ・ストローブ信号DQS及びデータDQ0、DQ2〜DQ7をロウレベルからハイレベルに立ち上げるための電流が小さくなって、その立ち上がり時間が長くなるように出力タイミングが変動する。
SDRAMにおける電源配線の配線抵抗による電圧低下や、インダクタンス成分による電流制限によって、同図のデータ・ストローブ信号DQS及びデータDQ0、DQ2〜DQ7をロウレベルからハイレベルに立ち上げるための電流が小さくなって、その立ち上がり時間が長くなるように出力タイミングが変動する。
このため、上記DDR SDRAMからの信号を取り込むコントーラ等の入力インターフェイスにおいて、受信したデータ・ストローブ信号/DQSと参照電圧VREFを用いたタイミングt0を基準にして、上記90°(tCK/4)遅延さて、データDQ0〜DQ7をラッチさせると、タイミングが相対的に早くなってセットアップ時間が足りなくなる。逆に、上記非特許文献1のようにデータ・ストローブ信号DQSと参照電圧VREFを用いたタイミングt2を基準にして、上記90°遅延さて、データDQ0〜DQ7をラッチさせると、タイミングが相対的に遅くなってホールド時間が足りなくなる。また、前記特許文献1のようにデータ・ストローブ信号DQS,/DQSと比較して交差タイミングt1を基準にして、上記90°遅延さて、データDQ0〜DQ7をラッチさせると、上記速く変化するデータ・ストローブ信号/DQSのタイミングが支配的となって前記同様にタイミングが相対的に早くなってセットアップ時間が足りなくなる。この結果、上記出力信パターンのワーストケースを考慮して、必要なセットアップ時間及びホールド時間が確保できるよう時間マージンをもってストローブ信号の周波数を低く設定することが必要になる。
この発明の目的は、高速化あるいは動作マージンの改善を図った高速入力インターフェイスを有する半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される1つの実施例は、以下の通りである。半導体装置は、第1パルスを参照電圧とを比較して取り込む第1パルス入力回路、上記第1パルスと相補的に変化する第2パルスを参照電圧とを比較して取り込む第2パルス入力回路、変化起点が上記第1及び第2パルスの変化起点と揃うようにそれぞれ形成された複数ビットからなるデータに対応した入力信号を上記参照電圧と比較してそれぞれ取り込む複数からなるデータ入力回路を有する。位相補間回路により、上記第1パルス入力回路の出力信号の変化タイミングと第2パルス入力回路の出力信号の変化タイミングの間に設定された変化タイミングを有する第3パルスを形成する。遅延回路により上記第3パルスを所定時間遅延させる。ラッチ回路により、上記遅延回路で形成された第3パルスの遅延信号の変化タイミングに対応して上記データ入力回路の出力信号をそれぞれ取り込む。
データ信号の出力パターンにより第1パルスと第2パルスタイミングが変動しても、上記位相補間回路によりその中間タイミングにされた第3パルスを用いるで、データ取り込み時のセットアップ時間及びホールド時間を確保するための時間マージンを小さくできるので、高速化あるいは動作マージンの改善が可能になる。
図1には、この発明に係る高速インターフェイス回路の一実施例の回路図が示されている。この実施例は、前記DDR2 SDRAMとの間でデータの授受を行うメモリコントーラ等の入力インターフェイス回路に向けられている。この実施例では、特に制限されないが、8ビットのデータDQ0〜DQ7を形成するDDR SDRAMに対応した入力インターフェイス回路の例が示されている。
図示しないDDR SDRAMから、本願発明に係るメモリコントーラ等への読み出しデータの伝送の際に、DDR SDRAMにおいて読み出しデータDQ0〜DQ7と相補的なデータ・ストローブ信号DQSと/DQSのエッジが揃うように、いわゆるエッジ・アラインして信号出力を行う。この実施例の入力インターフェイス回路は、基準電圧VREFを参照電圧とする差動入力回路により構成される。つまり、上記データ・ストローブ信号DQS,/DSQは、基準電圧VREFを参照電圧とする差動入力回路CIB1とCIB2によりそれぞれ取り込まれる。データDQ0〜DQ7は、上記基準電圧VREFを参照電圧とする差動入力回路DIB0〜DIB7によりそれぞれ取り込まれる。同図には、2つの差動入力回路DIB0,DIB7が代表として例示的に示されている。
上記差動入力回路CIB1の出力信号DQSIと、上記差動入力回路CIB2の出力信号/DQSIは、位相補間回路(フェーズ・インタポレータ)PHIPに入力される。この位相補間回路PHIPは、第1ないし第3CMOSインバータ回路IV1〜IV3から構成される。上記第1CMOSインバータ回路IV1は、上記差動入力回路CIB1の出力信号DQSIを受けるPチャネルMOSFETQ1とNチャネルMOSFETQ2から構成される。上記第2CMOSインバータ回路IV2は、上記差動入力回路CIB2の出力信号/DQSIを受けるPチャネルMOSFETQ3とNチャネルMOSFETQ4から構成される。そして、第3CMOSインバータ回路IV3の入力端子は、上記第1と第2CMOSインバータ回路の出力端子に共通に接続され、その出力端子から位相補間された内部タイミング信号を形成する。
特に制限されないが、上記第1と第2CMOSインバータ回路は、それぞれPチャネルMOSFETQ1とQ3及びNチャネルMOSFETQ2とQ4同士が同じサイズにされされる。これにより、前記のようにDDR SDRAMからの出力ビットパターン(DQ0〜DQ7)によりデータ・ストローブ信号DQS,/DQSのタイミングが異なるように変動した場合、そのほぼ中間の位相に補間された内部タイミング信号を形成する。
上記補間されるタイミングは、前記のような中間点よりもデータ・ストローブ信号DQS又は/DQSのいずれか一方側に偏らせて設定するものであってもよい。例えば、データ・ストローブ信号DQS側の影響をより強く受けるように位相補間することが動作マージンの改善が図られるのであれば、MOSFETQ1とQ2のサイズをMOSFETQ3とQ4に比べて大きく形成するようにすればよい。このように、位相補間は、必要に応じて設定すればよい。
可変遅延回路VDLは、上記位相補間回路PHIPで形成された内部タイミング信号を所定時間だけ遅延させる。この実施例のようにDDR SDRAMに向けたインターフェイス回路においては、出力バッファ回路OBを通した出力信号がデータ・ストローブ信号DQS,/DQSのサイクル時間の1/4周期(90°)だけ遅延させるように可変遅延回路VDLの遅延時間が制御される。出力バッファ回路OBは、上記アドレスストローブ信号DQSの立ち上がりエッジ(/DQSの立ち下がりエッジ)に対応して上記遅延時間だけ遅延されたタイミング信号QSrと、上記アドレスストローブ信号/DQSの立ち上がりエッジ(DQSの立ち下がりエッジ)に対応して上記遅延時間だけ遅延されたタイミング信号QSfを形成する。
上記代表として例示的に示されている差動入力回路DIB0とDIB7の出力側には、それぞれ2個ずつのラッチ回路FF00,FF01とFF70,FF71がそれぞれ設けられる。データDQ1〜DQ6に対応した図示しない他の差動入力回路DIB1〜DIB6にも同様に2個ずつのラッチ回路FF10,FF11〜FF60,FF61がそれぞれ設けられる。
上記2個ずつのラッチ回路のうち、1つのチッチ回路FF00とFF70は、上記タイミング信号QSrを用いて上記差動入力回路DIB0,DIB7の出力信号DQ0I,DQ7Iを取り込む。図示しない、他のラッチ回路においても、上記タイミング信号QSrを用いて上記差動入力回路DIB1〜DIB6の出力信号DQ1I〜DQ2Iをそれぞれ取り込む。上記2個ずつのラッチ回路のうち、他の1つのチッチ回路FF01とFF71は、上記タイミング信号QSfを用いて上記差動入力回路DIB0,DIB7の出力信号DQ0I,DQ7Iを取り込む。図示しない、他のラッチ回路においても、上記タイミング信号QSfを用いて上記差動入力回路DIB1〜DIB6の出力信号DQ1I〜DQ2Iをそれぞれ取り込む。
これにより、この実施例の入力インターフェイス回路は、上記アドレスストローブ信号DQS,/DQSの両エッジに同期して入力されたデータDQ0I〜DQ7Iを順次に取り込む。上記ラッチ回路FF00〜FF70に取り込まれた信号Q0r〜Q7fと、ラッチ回路FF01〜FF71に取り込まれた信号Q0r〜Q7fとは、それぞれメモリコントーラ内に設けられた例えばFIFO等のメモリあるいはレジスタを介してCPU(中央処理装置)等のホストシステムに読み出される。
図2には、前記図1の可変遅延回路VDLの制御信号を形成するDLL(デジタル・ロックド・ループ)回路の一実施例のブロック図が示されている。DLL回路は、直列形態にされた第1ないし第4回路と、位相比較回路PDと、制御回路CNTから構成される。上記第1回路は、特に制限されないが、入力インターフェイス回路を構成する位相補間回路PHIPと同じ回路構成(レプリカ回路)とされたダミー位相補間回路RPIP1、上記可変遅延回路VDLと同じ回路構成(レプリカ回路)とされたダミー可変遅延回路RVDL1、上記出力バッファOBと同じ回路構成(レプリカ回路)とされたダミー出力バッファ回路ROB1で構成される。他の第2ないし第4回路も上記第1回路のダミー位相補間回路RPHIP1と同様なダミー位相補間回路RPIP2〜4、上記ダミー可変遅延回路VDL1と同様なダミー可変遅延回路RVDL2〜4、上記ダミー出力バッファ回路ROB1と同様なダミー出力バッファ回路ROB2〜4でそれぞれ構成される。
上記直列形態にされた入力側の第1回路には、上記データ・ストローブ信号DQS,/DQSと同じ周波数にされたシステムクロックSCLKが入力される。位相比較回路PDは、上記直列形態にされた入力側の第4回路の出力信号と上記システムクロックSCLKを比較し、その位相差に対応した出力信号を制御回路CNTに伝える。制御回路CONTは、上記位相比較回路PDの2つの入力信号の位相(周波数)が一致するようダミー遅延回路RVDL1〜RVDLの遅延時間を制御する。DLL回路のロック状態では、上記2つの入力信号、つまりはシステムクロックSCLKと、上記第1ないし第4回路を通して遅延された信号が一致するように上記ダミー遅延回路RVDL1〜RVDLの遅延時間が設定される。これより、上記第1ないし第4回路のそれぞれでは、上記システムクロックSCLKの1周期の1/4ずつの遅延時間を受け持つようにされる。
したがって、上記制御回路CNTで形成された制御信号により、上記可変遅延回路VDLが制御されるので、上記データ・ストローブ信号DQS,/DQSを伝える位相補間回路PHIP−可変遅延回路VDL−出力バッファOBの遅延時間は、前記第1ないし第4回路のそれぞれの遅延時間と等しくなり、データ・ストローブ信号DQS,/DQSに対して90°(1/4周期)遅れたタイミング信号QSr,QSfを、素子バラツキ、電源電圧あるいは温度変化に影響されないで高い精度で安定的に形成することができる。
図3には、この発明に係る入力インターフェイス回路の動作を説明するための波形図が示されている。この波形図は、発明の理解を容易にするために前記図6の波形図に対応している。図3及び図6においては、波形は折れ線により直線近似して描かれている。
前記図6の説明と同様に8ビットからなるデータDQ0〜DQ7のうち、データDQ0とDQ1がデータ・ストローブ信号DQS,/DQSに対応してそれぞれ相補的に変化し、残りのデータDQ2〜DQ7が連続してロウレベルを出力する前半の1クロック周期分動作においては、DQSとDQ0の2つが同様に変化し、/DQSとDQ1の2つが同様に変化する。
後半の1クロック周期分動作においては、上記同様にデータDQ0とDQ1がデータ・ストローブ信号DQS,/DQSに対応してそれぞれ相補的に変化し、残りのデータDQ2〜DQ7がDQSのロウレベルからハイレベルへの変化に対応して一斉にロウレベルからハイレベルに変化する。
前記のようにDDR SDRAMにおける電源配線の配線抵抗による電圧低下や、インダクタンス成分による電流制限等によって、同図のデータ・ストローブ信号DQS及びデータDQ0、DQ2〜DQ7をロウレベルからハイレベルに立ち上げるための電流が小さくなり、その立ち上がり時間が前半の1クロック周期分のときよりも長くなるように出力タイミングが遅くなるように変動する。
差動入力回路CIB1は、同図のように遅くなるように変動したデータ・ストローブ信号DQSを基準電圧VREFで参照して、前記位相補間回路PHIPの第1CMOSインバータ回路IV1に入力されるタイミング信号DQSIを形成するので、上記データ・ストローブ信号DQSが参照電圧VREFに達する時間t2以前の時間帯では相対的にPチャネルMOSFETQ1のコンダクタンスが大きく、NチャネルMOSFETのコンダクタンスが小さい。
これに対して、差動入力回路CIB2は、同図のように早いタイミングでハイレベルからロウレベルに変化するデータ・ストローブ信号/DQSを基準電圧VREFで参照して、位相反転させて前記位相補間回路PHIPの第2CMOSインバータ回路IV2に入力されるタイミング信号/DQSIを形成する。これにより、上記データ・ストローブ信号/DQSが参照電圧VREFに達する時間t0以後の時間帯では、相対的にPチャネルMOSFETQ3のコンダクタンスが小さく、NチャネルMOSFETのコンダクタンスが大きくなる。したがって、上記差動入力回路CIB1の出力信号DQSIの対応した第1CMOSインバータ回路の出力信号のハイレベルへの立ち下がりの遅れ分を補うように、上記差動入力回路CIB2の出力信号/DQSIに対応した第2CMOSインバータ回路IV2の出力信号がプルダウンする。第3CMOSインバータ回路IV3は、上記位相補間された信号を反転した出力タイミング信号を形成する。
つまり、上記出力信号DQSIと/DQSIを受ける上記2つの第1CMOSインバータ回路IV1と第2CMOSインバータ回路IV2のPチャネルMOSFETQ1とQ4及びNチャネルMOSFETQ2とQ4の合成コンダクタンス比に対応して、上記時間t0とt2の間の時間t1付近で第3CMOSインバータ回路IV3の入力信号がハイレベルからロウレベルに変化し、第3CMOSインバータ回路IV3は、前記時間t0とt2の間の時間t3でハイレベルになるように補間されたタイミング信号を形成することになる。
このため、上記DDR SDRAMからの信号を取り込むコントーラ等の入力インターフェイスにおいて、受信したデータ・ストローブ信号/DQSと参照電圧VREFを用いたタイミングt0と、データ・ストローブ信号DQSと参照電圧VREFを用いたタイミングt2の間のタイミングt3を基準にして、上記90°(tCK/4)遅延さて、データDQ0〜DQ7をラッチさせるので、前記非特許文献1や特許文献2のようにタイミングt0,t1あるいはt2を用いる場合に比べてセットアップ時間及びホールド時間を確保するために必要な時間マージンを小さくすることができる。これにより、高速化あるいは動作マージンの改善を図った高速入力インターフェイスを実現することができる。また、DDR SDRAMに同時スイッチング・ノイズが発生しても、動作マージンが確保できるため、DDR SDRAMに供給する電源系の設計が容易になる。
前記特許文献1のようにデータ・ストローブ信号DQS,/DQSを差動入力回路で比較して交差タイミングt1を用いる場合には、かかるデータ・ストローブ信号DQS,/DQSを受ける差動入力回路の入力信号振幅が基準電圧VREFを参照電圧としてデータDQ0〜DQ7等を取り込む差動入力回路に比べて2倍にも大きくなる。その結果、前記図3や図6において、前半の1周期分の動作のように、データ・ストローブ信号DQS,/DQSと、データDQ0,DQ1との変化タイミングで揃っていても、データ・ストローブ信号DQS,/DQSを受ける差動入力回路の出力信号のタイミングが早く変化してしまい、動作マージンを悪くする方向に動作してしまう。つまり、データ・ストローブ信号DQS,/DQSを差動入力回路で取り込むものでは、データ入力回路との回路構成の相違によるいわばオフセット時間を有するものとなってしまう。これを、回路定数の調整により補償しようとしても、プロセス、電圧、温度などの変動による特性変動により、データ入力回路との遅延時間差を招く。
これに対して、本願発明の入力インターフェイス回路においては、データ・ストローブ信号DQS,/DQSとデータDQ0〜DQ7等を受ける差動入力回路が共に基準電圧VREFを参照電圧として動作する回路と同じ回路で構成されるので、上記のような回路構成の相違によるオフセット時間が発生してしまうというような問題は生じない。
ワーストケースは、DDR SDRAMにおいて全てのデータDQ0〜DQ7が前記データDQ1〜DQ6のようにロウレベルからハイレベルに変化したときである。逆に、DDR SDRAMにおいて、全てのデータDQ0〜DQ7が前記とは逆にハイレベルからロウレベルに変化したときには、データ・ストローブ信号/DQSの立ち下がりがDQSの立ち上がりに比べて遅くなってしまう。ただし、ハイレベルからロウレベルへの変化は、接地電位線での抵抗成分及びインダクタタンス成分の影響を受けるだけなので、前記のように一斉にロウレベルからハイレベルに変化する場合よりも遅延は小さくなる。つまり、一斉にロウレベルからハイレベルに変化する場合には、電源インピーダンスによる電圧降下分の影響も含まれるためであり、SDRAMに内蔵された降圧電源を用いた場合にはその影響が大きい。
DDR SDRAMにおいては、前記8ビットの他に16ビットや32ビットのようなデータ端子を持つものがあるので、このようにデータDQのビット数が増加するに従い、前記のように偏ったビットパターンの出力動作により前記データ・ストローブ信号DQS又は/DQSのタイミング変動が大きくなる。本願発明では、上記2つのデータ・ストローブ信号DQSと/DQSの位相補間を行うので、その影響を大幅に軽減できる。
図3においては、同時スイッチングの影響がなければ、前記前半の1クロック周期分動作のようにデータ・ストローブ信号DQSと/DQSの遅延時間差が無いものとして描かれている。しかしながら、実際にはDDR SDRAMの出力バッファを構成するPチャネルMOSFET及びNチャネルMOSFETの素子バラツキによる駆動力差等によってタイミング信号DQSI,/DQSIの立ち上がりと立ち下がりに遅延時間差がある場合にも、前記実施例の入力インターフェイス回路においては補償することができる。
図4には、この発明に用いられる位相補間回路PHIPの他の一実施例の回路図が示されている。この実施例では、トライステート・インバータ回路を用いて構成される。すなわち、第1CMOSインバータ回路IV1においては、前記PチャネルMOSFETQ1にPチャネルMOSFETQ5が直列接続され、前記NチャネルMOSFETQ2にNチャネルMOSFETQ6が接続される。上記PチャネルMOSFETQ5のゲートは、定常的に接地電位が供給されてオン状態にされ、上記NチャネルMOSFETQ6のゲートは、定常的に電源電圧が供給されてオン状態にされる。
第2CMOSインバータ回路IV2においては、前記PチャネルMOSFETQ3にPチャネルMOSFETQ7が直列接続され、前記NチャネルMOSFETQ4にNチャネルMOSFETQ8が接続される。上記PチャネルMOSFETQ7のゲートは、インバータ回路IV4を通して制御信号(イネーブル)ENが反転して供給される。上記NチャネルMOSFETQ8のゲートは、上記制御信号ENが供給される。つまり、上記第2CMOSインバータ回路IV2は、制御信号ENがロウレベルのときには前記PチャネルMOSFETQ7とNチャネルMOSFETQ8がオフ状態となり、出力ハイインピーダンス状態となり、前記位相補間動作を停止し、差動入力回路CIB1の出力信号DQSIを反転させて出力させる。
この構成は、例えば速度を気にしない動作確認等のためのテスト動作では、データ・ストローブ信号/DQSを使用しないで行うことができる。データ・ストローブ信号DQS,/DQSの周波数は低いときには、低消費電力等のために上記位相補間動作を停止させて動作させるようにすることができる。上記制御信号ENにより、差動入力回路CIB2の動作も合わせて停止させるようにしてもよい。
図5には、この発明に係るメモリコントーラを用いたメモリシステムの一実施例のブロック図が示されている。メモリコントーラMCTLは、複数個のメモリチップMCHIP1〜MCHIPnとの間が、相補クロック線CLK,/CLK、コマンドバスCMD、アドレスバスADD及びデータバスDQ、及びデータ・ストローブ信号線DQS,/DQSで接続されている。メモリチップMCHIP1〜MCHIPnは、特に制限されないが、それぞれが前記DDR SDRAMにより構成される。
上記相補クロック線CLK,/CLK、コマンドバスCMD、アドレスバスADDは、メモリコントローラMCTLにより駆動されて、かかる信号がメモリメモリチップMCHIP1〜MCHIPnに供給される。これに対して、上記データバスDQ、及びデータ・ストローブ信号線DQS,/DQSは、双方向に信号伝達が行われる。メモリチップMCHIP1〜MCHIPnに対するライト動作では、上記メモリコントローラMCTLからライトデータとデータ・ストローブ信号線DQS,/DQSがメモリチップMCHIP1〜MCHIPnに供給される。メモリチップMCHIP1〜MCHIPnに対するリード動作では、上記メモリチップMCHIP1〜MCHIPnからリードデータとデータ・ストローブ信号線DQS,/DQSがメモリコントローラMCTLに供給される。
前記本願発明に係る入力インターフェイス回路は、上記リード動作時においてメモリチップMCHIP1〜MCHIPnから送られたリードデータ(DQ)とデータ・ストローブ信号線DQS,/DQSの受信動作を行うものである。特に制限されないが、上記ライト動作時においては、メモリチップMCHIP1〜MCHIPnに送られるライトデータ(DQ)に対応して上記データ・ストローブ信号線DQS,/DQSは、前記のように90°位相シフトされたものとされる。これにより、メモリチップMCHIP1〜MCHIPn側においては、受信したれデータ・ストローブ信号線DQS,/DQSを用いてライトデータの取り込みを行う。メモリコントローラMCTLにおいて、前記DDR SDRAMのようにライトデータとデータ・ストローブ信号線DQS,/DQSのエッジを揃えて送出した場合には、DDR SDRAM側において本願発明に係る前記入力インターフェイス回路を利用することができる。
上記メモリコントローラMCTLは、FIFOメモリやレジスタ等の一時記憶回路を有しており、かかる一時記憶回路を介してCPU(ホスト)との間でデータの授受を行う。特に制限されないが、メモリコントローラMCTLとCPUとはデータバスDB、アドレスバスAB及び制御バスCBにより接続される。前記クロックSCLKは、上記CPU(ホスト)から入力されるシステムクロックである。DDR SDRAMをアクセスするためには、コマンドバスCDM、アドレスバスADD及びデータバスDQを用いてクロックCLK,/CLKに同期してコマンド、X系アドレス、Y系アドレスを時系列的に入力し、それに対応してライトデータの入力、あるいはリードデータの出力を行うことの他、ダイナミック型メモリセルの自動リフレッシュ動作が必要である。メモリコントローラMCTLは、このようなSDRAMの動作に必要な各種動作制御を受け持つものであある。
CPUにおいて、DDR SDRAMを直結させるインターフェイス部を持つ場合には、この発明に係る入力インターフェイス回路は、上記CPUに内蔵されたDDR SDRAMを直結させるインターフェイス部に搭載される。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記図2において、ダミー位相補間回路RPHIP1、ダミー可変遅延回路RVDL1、ダミー出力バッファROB1が、位相補間回路RPHIP、可変遅延回路RVDL、ダミー出力バッファOBに対して、それぞれ4倍の遅延時間を持つように設計して、第1回路のみで構成してもよい。この場合には、上記第1回路が、遅延時間を模擬する回路と同様な構成のレプリカ回路とはならないので、その分精度が落ちるが、回路が簡略化され、消費電力やレイアウト面積を低減できる。また、前記実施例のようにDLL回路を用いるものの他、所望の遅延時間が得られるようにした遅延回路であれば何であってもよい。
この発明は、前記DDR(ダブル・データ・レート)の他に、シングル・データ・レートでエッジ・アラインのデータ・ストローブ信号を用いる場合にも適用できる。この場合には、受信したデータ・ストローブ信号の遅延時間は、90°(1/4周期)ではなく、180°(1/2周期)とすればよい。メモリは、DDR SDRAMの他に、シンクロナスSRAM(スタティック・ランダム・アクセス・メモリ)であってもよい。このようなメモリの他に、上記エッジ・アラインのデータ・ストローブ信号を用いて複数ビットデータを受信する入力インターフェイス回路であれば何であってもよい。
エッジ・アラインの相補データ・ストローブ信号を用いて複数ビットからなるデータの入力が行われる入力インターフェイス回路を有するメモリコントローラやCPU等のような各種半導体装置に広く利用できる。
CIB1,CIB2,DIB0,DIB7…差動入力回路、PHIP…位相補間回路(フェーズ・インタポレータ)、VDL…可変遅延回路、OB…出力バッファ、FF0〜FF71…ラッチ回路、IV1〜IV4…CMOSインバータ回路、Q1〜Q8…MOSFET、RPHIP1〜RPHIP4…ダミー位相補間回路、RVDL1〜RVDL4…ダミー可変遅延回路、ROB1〜ROB4…ダミー出力バッファ、PD…位相比較回路、CONT…制御回路、MCHIP1〜MCHIPn…メモリチップ、MCTL…メモリコントローラ、CPU…中央処理装置。
Claims (5)
- 第1パルスを参照電圧とを比較して取り込む第1パルス入力回路と、
上記第1パルスと相補的に変化する第2パルスを上記参照電圧とを比較して取り込む第2パルス入力回路と、
変化起点が上記第1及び第2パルスの変化起点と揃うようにそれぞれ形成された複数ビットからなるデータに対応した入力信号を上記参照電圧と比較してそれぞれ取り込む複数からなるデータ入力回路と、
上記第1パルス入力回路の出力信号の変化タイミングと第2パルス入力回路の出力信号の変化タイミングの間に設定された変化タイミングを有する第3パルスを形成する位相補間回路と、
上記位相補間回路で形成された第3パルスを所定時間遅延させる遅延回路と、
上記遅延回路で形成された遅延信号の変化タイミングに対応して上記データ入力回路の出力信号をそれぞれ取り込むラッチ回路とを有する、
半導体装置。 - 請求項1において、
上記位相補間回路は、
上記第1パルス入力回路の出力信号を受ける第1CMOSインバータ回路と、
上記第2パルス入力回路の出力信号を受ける第2CMOSインバータ回路と、
上記第1及び第2CMOSインバータ回路の共通化された出力端子の信号を受けて上記第3パルスを形成する第3CMOSインバータ回路とを有し、
上記第1及び第2CMOSインバータ回路をそれぞれ構成する第1NチャネルMOSFETは同じサイズに形成され、
上記第1及び第2CMOSインバータ回路をそれぞれ構成する第1PチャネルMOSFETは同じサイズに形成される、
半導体装置。 - 請求項2において、
上記複数ビットからなるデータの変化タイミングは、上記第1及び第2パルスの両エッジに対応して変化させられる、
半導体装置。 - 請求項3において、
上記遅延回路は、可変遅延回路からなり、
上記可変遅延回路を制御するDLL回路を更に有し、
上記DLL回路は、
直列形態にされた第1ないし第4回路と、
位相比較回路と、
上記位相比較回路の出力信号を受けて上記可変遅延回路の制御信号を形成する制御回路とを有し、 上記第1ないし第4回路は、
それぞれが上記第1パルス入力回路及び第2パルス入力回路に対応したパルス入力レプリカ回路、上記位相補間回路に対応した位相補間レプリカ回路、及び上記可変遅延回路に対応した可変遅延レプリカ回路からなり、
上記直列形態の第1ないし第4回路のうちの入力側回路には、上記第1及び第2パルスと同じ周波数にされた第4パルスが入力され、
上記位相比較回路は、上記第3パルスと上記直列形態の第1ないし第4回路のうちの出力側回路の出力パルスとを比較し、
上記制御回路は、上記可変遅延レプリカ回路も制御する、
半導体装置。 - 請求項4において、
上記位相補間回路及び位相補間レプリカ回路を構成する第1及び第2CMOSインバータ回路の第1NチャネルMOSFET及び第1PチャネルMOSFETには、第2NチャネルMOSFET及び第2PチャネルMOSFETがそれぞれ直列形態に接続され、
上記第1パルスを受ける第1CMOSインバータ回路及びそれに対応したレプリカ回路のCMOSインバータ回路に設けられた第2NチャネルMOSFET及び第2PチャネルMOSFETは、定常的にオン状態にされ、
上記第2パルスを受ける第2CMOSインバータ回路及びそれに対応したレプリカ回路のCMOSインバータ回路の第2NチャネルMOSFET及び第2PチャネルMOSFETは、制御信号によりオン状態/オフ状態に制御可能にされる、
半導体装置。
Priority Applications (1)
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JP2008268138A JP2010097660A (ja) | 2008-10-17 | 2008-10-17 | 半導体装置 |
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JP2012216265A (ja) * | 2011-03-31 | 2012-11-08 | Toshiba Corp | 入力回路 |
-
2008
- 2008-10-17 JP JP2008268138A patent/JP2010097660A/ja not_active Withdrawn
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