JP2007305288A - 半導体記憶装置のデータ出力回路 - Google Patents

Abstract

【課題】同期クロックの振幅を増加させ、データと同期クロックのスキューを最小化できるようにした半導体記憶装置のデータ出力回路を提供する。
【解決手段】半導体記憶装置の内部から読み出した複数のデータを第１制御信号に応じて前記半導体記憶装置の外部に出力する複数の第１ドライブ手段と、前記第１制御信号を用いて前記第１ドライブ手段のデータ出力サイクルに同期した第２制御信号を生成して、前記半導体記憶装置の外部に出力する第２ドライブ手段と、前記第１制御信号を用いて前記第２制御信号の振幅を補正する振幅補正手段とを含む。
【選択図】図３

Description

本発明は、半導体記憶装置に関し、特に半導体記憶装置のデータ出力回路に関するものである。

一般的に、半導体記憶装置と前記半導体記憶装置とを用いるチップセット又はプロセッサなどのシステムは、前記半導体記憶装置のデータの入出力のために所定クロックを共通に用いたり、前記半導体記憶装置で提供するクロックを用いたりする。この時、半導体記憶装置で提供するクロックは、前記半導体記憶装置のデータの入出力と同期されるように生成したクロックＤＱＳである。

従来の技術に係る半導体記憶装置のデータ出力回路は、図１に示すように、データドライバ１０及びクロックＤＱＳドライバ２０から構成される。
前記データドライバ１０は、外部から入力されたアドレスに該当する複数のセルから読み出した複数の入力データＤａｔａ＿ｉｎが入力されて、立ち上がりクロックＲＣＬＫ、立ち下がりクロックＦＣＬＫ及び出力制御信号ＯＥによってドライブして半導体記憶装置の外部に出力する。

前記クロックＤＱＳドライバ２０は、立ち上がりクロックＲＣＬＫ、立ち下がりクロックＦＣＬＫ及び出力制御信号ＯＥが入力されて、前記データドライバ１０から出力された出力データＤａｔａ＿ｏｕｔを、前記出力データＤａｔａ＿ｏｕｔが入力されるシステム（例えば、チップセット又はプロセッサ）から前記半導体記憶装置のデータ出力サイクルに同期したタイミングで読み出せるように前記クロックＤＱＳを出力する。

前記半導体記憶装置が適用されたシステムは、前記クロックＤＱＳを用いて前記半導体記憶装置からデータが出力されることを認識して、前記出力データＤａｔａ＿ｏｕｔを読み込む。

この時、データドライバ１０は、出力データＤａｔａ＿ｏｕｔの遷移と関係なく一定のインピーダンスを有するように設計される。
出力データＤａｔａ＿ｏｕｔが規則的に遷移されれば問題はないが、実際にデータは不規則的に遷移される。

前記クロックＤＱＳドライバ２０のインピーダンスを前記データドライバ１０と同一に設計することで、相互間の負荷量の差などの原因によって、図２に示すように出力データＤａｔａ＿ｏｕｔとクロックＤＱＳとの振幅が変わる。すなわち、クロックＤＱＳの振幅が出力データＤａｔａ＿ｏｕｔに比べて小さくなる。

また、出力負荷が大きいシステムの場合、レファレンスポイント（Ｒｅｆｅｒｅｎｃｅ Ｐｏｉｎｔ）、すなわち出力データＤａｔａ＿ｏｕｔとクロックＤＱＳとを各々認識するための基準点の分布が変わり、それによって出力データＤａｔａ＿ｏｕｔとクロックＤＱＳとのスキュー（Ｓｋｅｗ）が増加する。

上述した従来の技術に係る半導体記憶装置のデータ出力回路は、クロックＤＱＳの振幅が出力データＤａｔａ＿ｏｕｔに比べて小さくなり、出力データＤａｔａ＿ｏｕｔとクロックＤＱＳとのスキューが増加することによって、前記出力データＤａｔａ＿ｏｕｔが入力されるシステムの入力マージンが減少し、結局、全体システムの性能を低下させるという問題点がある。さらに、システムの動作周波数が増加する場合、上述した問題がより激しくなって高速システムに適用できなくなるため適用範囲が制限されるという問題点がある。これに類する技術は、アメリカ登録特許7,068,549に開示されている。
米国特許7,068,549

本発明は、上述した従来の問題点を解決するために案出されたものであり、同期クロックの振幅を増加させ、データと同期クロックのスキューを最小化できるようにした半導体記憶装置のデータ出力回路を提供することをその目的とする。

本発明の一態様に係る半導体記憶装置のデータ出力回路は、半導体記憶装置の内部から読み出した複数のデータを第１制御信号に応じて前記半導体記憶装置の外部に出力する複数の第１ドライブ手段と、前記第１制御信号を用いて前記第１ドライブ手段のデータ出力サイクルに同期した第２制御信号を生成して、前記半導体記憶装置の外部に出力する第２ドライブ手段と、前記第１制御信号を用いて前記第２制御信号の振幅を補正する振幅補正手段とを含むことを特徴とする。

本発明の他の態様に係る半導体記憶装置のデータ出力回路は、半導体記憶装置の内部から読み出した複数のデータを第１制御信号に応じて前記半導体記憶装置の外部に出力する複数のデータドライブ手段と、タイミング調整された第１制御信号を用いて前記データドライブ手段のデータ出力サイクルに同期した第２制御信号を生成して、前記半導体記憶装置の外部に出力する第２制御信号ドライブ手段と、前記タイミング調整された第１制御信号を用いて前記第２制御信号の振幅を補正する振幅補正手段と、前記第１制御信号のタイミングを所定時間だけ調整して出力するタイミング補正手段とを含むことを特徴とする。

本発明に係る半導体記憶装置のデータ出力回路法は、クロックＤＱＳドライバの動作タイミングを調整すると同時にインピーダンスを減少させて、出力データＤａｔａ＿ｏｕｔとクロックＤＱＳとの振幅差及びスキューを最小化することで、半導体記憶装置から出力されるデータが入力されるシステムの入力マージンを増加させて、全体システムの性能を向上させられる効果がある。

また、前述したように、振幅及びスキュー差を最小化することで、高速システムにも適用することができ、製品の適用範囲を拡大させられる効果がある。

以下、添付した図面を参照して、本発明に係る半導体記憶装置のデータ出力回路の好ましい実施形態を説明すれば次の通りである。

本発明に係る半導体記憶装置のデータ出力回路は、図３に示すように、半導体記憶装置の内部から読み出した複数の入力データＤａｔａ＿ｉｎを第１制御信号ＲＣＬＫ、第１制御信号ＦＣＬＫにより前記半導体記憶装置の外部に出力する複数のデータドライバ１００と、タイミング調整された第１制御信号ＲＣＬＫ＿ｄ、タイミング調整された第１制御信号ＦＣＬＫ＿ｄを用いて前記データドライバのデータ出力サイクルに同期した第２制御信号ＤＱＳを生成して、前記半導体記憶装置の外部に出力する第２制御信号ＤＱＳドライバ３００と、前記タイミング調整された第１制御信号ＲＣＬＫ＿ｄ、タイミング調整された第１制御信号ＦＣＬＫ＿ｄを用いて前記第２制御信号ＤＱＳの振幅を補正する振幅補正部４００と、前記第１制御信号ＲＣＬＫ及び第１制御信号ＦＣＬＫのタイミングを所定時間だけ調整してタイミング調整された第１制御信号を出力するタイミング補正部２００とを含む。

前記データドライバ１００は、図４に示すように、駆動信号に応じてデータドライブ動作を行うプルアップドライバ１３０及びプルダウンドライバ１４０と、前記第１制御信号ＲＣＬＫ、第１制御信号ＦＣＬＫにより前記複数のデータのうちの１つを通過させるスイッチング部１１０と、前記スイッチング部１１０の出力に応じて前記プルアップドライバ１３０及びプルダウンドライバ１４０を駆動する駆動部１２０とを含む。

前記プルアップドライバ１３０は、ＰＭＯＳトランジスタで構成され、前記プルダウンドライバ１４０はＮＭＯＳトランジスタで構成される。
前記スイッチング部１１０は、前記第１制御信号ＲＣＬＫが入力される第１インバータＩＶ１１と、入力端に入力データＤａｔａ＿ｉｎが入力されて第１制御端（Ｐ−Ｔｙｐｅゲート）に前記第１インバータＩＶ１１の出力が入力されて第２制御端（Ｎ−Ｔｙｐｅゲート）に第１制御信号ＲＣＬＫが入力される第１パスゲートＰＧ１１と、前記第１制御信号ＦＣＬＫが入力される第２インバータＩＶ１２と、入力端に入力データＤａｔａ＿ｉｎが入力されて第１制御端（Ｐ−Ｔｙｐｅゲート）に前記第２インバータＩＶ１２の出力が入力されて第２制御端（Ｎ−Ｔｙｐｅゲート）に第１制御信号ＦＣＬＫが入力されて出力端が前記第１パスゲートＰＧ１１の出力端と接続された第２パスゲートＰＧ１２とを含む。

前記駆動部１２０は、前記スイッチング部１１０の第１パスゲートＰＧ１１の出力が入力される第３インバータＩＶ１３と、前記第３インバータＩＶ１３の出力と出力制御信号ＯＥが入力されて、前記プルアップドライバ１３０を駆動するナンドゲートＮＤ１１と、前記出力制御信号ＯＥが入力される第４インバータＩＶ１４と、前記第３インバータＩＶ１３の出力と前記第４インバータＩＶ１４の出力とが入力されて、前記プルダウンドライバ１４０を駆動するノアゲートＮＲ１１とを含む。

前記第２制御信号ＤＱＳドライバ３００は、図５に示すように、駆動信号に応じてデータドライブ動作を行うプルアップドライバ３３０及びプルダウンドライバ３４０、タイミング調整された第１制御信号ＲＣＬＫ＿ｄ、タイミング調整された第１制御信号ＦＣＬＫ＿ｄによって電源レベル信号又は接地レベル信号を出力するスイッチング部３１０と、前記スイッチング部３１０の出力によって前記プルアップドライバ３３０及びプルダウンドライバ３４０を駆動する駆動部３２０とを含む。
前記プルアップドライバ３３０は、ＰＭＯＳトランジスタで構成され、前記プルダウンドライバ３４０はＮＭＯＳトランジスタで構成される。

前記スイッチング部３１０は、前記タイミング調整された第１制御信号ＲＣＬＫ＿ｄが入力される第１インバータＩＶ２１と、入力端が電源端と接続されて第１制御端（Ｐ−Ｔｙｐｅゲート）に前記第１インバータＩＶ２１の出力が入力されて第２制御端（Ｎ−Ｔｙｐｅゲート）にタイミング調整された第１制御信号ＲＣＬＫ＿ｄが入力される第１パスゲートＰＧ２１と、前記タイミング調整された第１制御信号ＦＣＬＫ＿ｄが入力される第２インバータＩＶ２２と、入力端が接地端と接続されて第１制御端（Ｐ−Ｔｙｐｅゲート）に前記第２インバータＩＶ２２の出力が入力されて第２制御端（Ｎ−Ｔｙｐｅゲート）にタイミング調整された第１制御信号ＦＣＬＫ＿ｄが入力され、出力端が前記第１パスゲートＰＧ２１と接続された第２パスゲートＰＧ２２とを含む。

前記駆動部３２０は、前記スイッチング部３１０の第１パスゲートＰＧ２１の出力が入力される第３インバータＩＶ２３と、前記第３インバータＩＶ２３の出力と出力制御信号ＯＥが入力されて、前記プルアップドライバ３３０を駆動するナンドゲートＮＤ２１と、前記出力制御信号ＯＥが入力される第４インバータＩＶ２４と、前記第３インバータＩＶ２３の出力と前記第４インバータＩＶ２４の出力が入力されて、前記プルダウンドライバ３４０を駆動するノアゲートＮＲ２１とを含む。

前記振幅補正部４００は、図５の第２制御信号ＤＱＳドライバ３００と同一のタイミングで動作し、前記第２制御信号ＤＱＳドライバ３００のインピーダンスを減少させるための構成であって、前記第２制御信号ＤＱＳドライバ３００と同一の構成を用いることができる。勿論、減少させようとするインピーダンスの量により振幅補正部４００自体のインピーダンスを前記第２制御信号ＤＱＳドライバ３００と同一にしたり異なるようにしたりすることができる。

前記タイミング補正部２００は、図６に示すように、前記第１制御信号ＲＣＬＫを設定時間だけ遅延させてタイミング調整された第１制御信号ＲＣＬＫ＿ｄを出力する第１遅延部２１０と、前記第１制御信号ＦＣＬＫを設定時間だけ遅延させてタイミング調整された第１制御信号ＦＣＬＫ＿ｄを出力する第２遅延部２２０とを含む。前記第１遅延部２１０及び第２遅延部２２０の遅延時間は、シミュレーションによって決められた値で同一に設定される。

このように構成された本発明に係る半導体記憶装置の動作を説明すれば次の通りである。
データドライバ１００のスイッチング部１１０は、サイクル単位で順次入力される入力データＤａｔａ＿ｉｎを第１制御信号ＲＣＬＫ及び第１制御信号ＦＣＬＫにより駆動部１２０に出力する。

すなわち、第１制御信号ＲＣＬＫがハイレベルである区間の間、第１パスゲートＰＧ１１がターンオンして前記入力データＤａｔａ＿ｉｎを出力し、第１制御信号ＦＣＬＫがハイレベルである区間の間、第２パスゲートＰＧ１２がターンオンして前記入力データＤａｔａ＿ｉｎを出力する。

前記駆動部１２０は、出力制御信号ＯＥがハイレベルにイネーブルされれば、前記スイッチング部１１０の出力に応じてプルアップドライバ１３０又はプルダウンドライバ１４０を駆動する。

すなわち、前記入力データＤａｔａ＿ｉｎがハイレベルである区間の間、第３インバータＩＶ１３によってローレベルに変換され、ナンドゲートＮＤ１１及びノアゲートＮＲ１１の第１入力端に入力される。そして、前記出力制御信号ＯＥがハイレベルである区間の間、前記ナンドゲートＮＤ１１及びノアゲートＮＲ１１の第２入力端に各々ハイレベル信号とローレベル信号が入力される。したがって、前記出力制御信号ＯＥがハイレベルである区間の間、前記ナンドゲートＮＤ１１がプルアップドライバ１３０にハイレベル信号を出力し、前記ノアゲートＮＲ１１がプルダウンドライバ１４０にハイレベル信号を出力する。

一方、前記入力データＤａｔａ＿ｉｎがローレベルの区間の間、第３インバータＩＶ１３によってハイレベルに変換され、ナンドゲートＮＤ１１及びノアゲートＮＲ１１の第１入力端に入力される。そして、前記出力制御信号ＯＥがハイレベルである区間の間、前記ナンドゲートＮＤ１１及びノアゲートＮＲ１１の第２入力端に各々ハイレベル信号とローレベル信号が入力される。したがって、前記出力制御信号ＯＥがハイレベルである区間の間、前記ナンドゲートＮＤ１１がプルアップドライバ１３０でローレベル信号を出力し、前記ノアゲートＮＲ１１がプルダウンドライバ１４０でローレベル信号を出力する。
したがって、前記プルアップドライバ１３０又はプルダウンドライバ１４０が、プルアップ又はプルダウン動作を行って出力データＤａｔａ＿ｏｕｔを出力する。

一方、タイミング補正部２００の第１遅延部２１０及び第２遅延部２２０が、前記第１制御信号ＲＣＬＫ及び第１制御信号ＦＣＬＫを各々既に設定された遅延時間だけ遅延させてタイミング調整された第１制御信号ＲＣＬＫ＿ｄ、タイミング調整された第１制御信号ＦＣＬＫ＿ｄを出力する。

したがって、第２制御信号ＤＱＳドライバ３００のスイッチング部３１０は、電源レベル及び接地レベルを前記タイミング調整された第１制御信号ＲＣＬＫ＿ｄ、タイミング調整された第１制御信号ＦＣＬＫ＿ｄにより駆動部３２０に出力する。

すなわち、タイミング調整された第１制御信号ＲＣＬＫ＿ｄがハイレベルである区間の間、第１パスゲートＰＧ２１がターンオンして前記電源レベル（ハイレベル）を出力し、タイミング調整された第１制御信号ＦＣＬＫ＿ｄがハイレベルである区間の間、第２パスゲートＰＧ２２がターンオンして前記接地レベル（ローレベル）を出力する。

前記駆動部３２０は、出力制御信号ＯＥがハイレベルにイネーブルされた区間の間、前記スイッチング部３１０の出力に応じてプルアップドライバ３３０又はプルダウンドライバ３４０を駆動する。

すなわち、前記電源レベルが第３インバータＩＶ２３によってローレベルに変換され、ナンドゲートＮＤ２１及びノアゲートＮＲ２１の第１入力端に入力される。そして、前記出力制御信号ＯＥがハイレベルである区間の間、前記ナンドゲートＮＤ２１及びノアゲートＮＲ２１の第２入力端に各々ハイレベル信号とローレベル信号が入力される。したがって、前記出力制御信号ＯＥがハイレベルである区間の間、前記ナンドゲートＮＤ２１がプルアップドライバ３３０にハイレベル信号を出力し、前記ノアゲートＮＲ２１がプルダウンドライバ３４０にハイレベル信号を出力する。

一方、前記接地レベルが第３インバータＩＶ２３を介してハイレベルに変換され、ナンドゲートＮＤ２１及びノアゲートＮＲ２１の第１入力端に入力される。そして、前記出力制御信号ＯＥがハイレベルである区間の間、前記ナンドゲートＮＤ２１及びノアゲートＮＲ２１の第２入力端に各々ハイレベル信号とローレベル信号が入力される。したがって、前記出力制御信号ＯＥがハイレベルである区間の間、前記ナンドゲートＮＤ２１がプルアップドライバ３３０でローレベル信号を出力し、前記ノアゲートＮＲ２１がプルダウンドライバ３４０でローレベル信号を出力する。

したがって、前記プルアップドライバ３３０又はプルダウンドライバ３４０がプルアップ又はプルダウン動作を行って第２制御信号ＤＱＳを出力する。
これと同時に、振幅補正部４００は、前記タイミング調整された第１制御信号ＲＣＬＫ＿ｄ、タイミング調整された第１制御信号ＦＣＬＫ＿ｄにより出力制御信号ＯＥのイネーブル区間の間、前記第２制御信号ＤＱＳドライバ３００と同一の信号を前記第２制御信号ＤＱＳドライバ３００の出力端を介して出力する。

すなわち、前記第２制御信号ＤＱＳドライバ３００が第２制御信号ＤＱＳ出力を行う間、前記振幅補正部４００も前記第２制御信号ＤＱＳドライバ３００と同一の出力端を介して同一の出力動作を行う。前記振幅補正部４００の動作によって、前記第２制御信号ＤＱＳドライバ３００の出力インピーダンスが減少する。

前記第２制御信号ＤＱＳドライバ３００の出力インピーダンスの減少によって、図７に示すように、第２制御信号ＤＱＳの振幅が以前に比べて増加し、それによってレファレンスポイントの分布が前記出力データＤａｔａ＿ｏｕｔと一致することで、出力データＤａｔａ＿ｏｕｔと第２制御信号ＤＱＳとのスキューが最小化される。

この時、振幅補正部４００を介して、前記第２制御信号ＤＱＳの振幅を増加させたが、これによって前記第２制御信号ＤＱＳのタイミングが前記出力データＤａｔａ＿ｏｕｔに比べて速くなることができる。

したがって、タイミング補正部２００を介して、前記第２制御信号ＤＱＳドライバ３００及び振幅補正部４００が前記データドライバ１００に比べて遅れたタイミングで動作するようにしたものである。

勿論、タイミング補正部２００の遅延時間は、前述したように、振幅補正部４００を含めた回路構成のシミュレーションによって、前記出力データＤａｔａ＿ｏｕｔと第２制御信号ＤＱＳタイミングとが一致するように設定したものである。

本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施することができるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。

従来の技術に係る半導体記憶装置のデータ出力回路の構成を示すブロック図である。 従来の技術に係る半導体記憶装置のデータ出力回路の出力波形図である。 本発明に係る半導体記憶装置のデータ出力回路の構成を示すブロック図である。 図３のデータドライバの構成を示す回路図である。 図３の第２制御信号ＤＱＳドライバの構成を示す回路図である。 図３のタイミング補正部の構成を示すブロック図である。 本発明に係る半導体記憶装置のデータ出力回路の出力波形図である。

符号の説明

１００…データドライバ
１１０，３１０…スイッチング部
１２０，３２０…駆動部
１３０，３３０…プルアップドライバ
１４０，３４０…プルダウンドライバ
２００…タイミング補正部
２１０…第１遅延部
２２０…第２遅延部
３００…第２制御信号ＤＱＳドライバ
４００…振幅補正部

Claims (17)

1. 半導体記憶装置の内部から読み出した複数のデータを第１制御信号に応じて前記半導体記憶装置の外部に出力する複数の第１ドライブ手段と、
   前記第１制御信号を用いて前記第１ドライブ手段のデータ出力サイクルに同期した第２制御信号を生成して、前記半導体記憶装置の外部に出力する第２ドライブ手段と、
   前記第１制御信号を用いて前記第２制御信号の振幅を補正する振幅補正手段と
   を含むことを特徴とする半導体記憶装置のデータ出力回路。
2. 前記第１制御信号は、第１位相を有する第１クロックと、
   前記第１位相に比べて反転した第２位相を有する第２クロックと
   を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
3. 前記第２ドライブ手段は、
   駆動信号に応じて第２制御信号ドライブ動作を行うプルアップ及びプルダウンドライバと、
   前記第１制御信号に応じて電源レベル又は接地レベルを出力するスイッチング部と、
   前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
   を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
4. 前記振幅補正手段は、
   駆動信号に応じて前記第２ドライブ手段の出力端レベルをドライブするプルアップ及びプルダウンドライバと、
   前記第１制御信号に応じて電源レベル信号又は接地レベル信号を出力するスイッチング部と、
   前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
   を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
5. 半導体記憶装置の内部から読み出した複数のデータを第１制御信号に応じて前記半導体記憶装置の外部に出力する複数のデータドライブ手段と、
   タイミング調整された第１制御信号を用いて前記データドライブ手段のデータ出力サイクルに同期した第２制御信号を生成して、前記半導体記憶装置の外部に出力する第２制御信号ドライブ手段と、
   前記タイミング調整された第１制御信号を用いて前記第２制御信号の振幅を補正する振幅補正手段と、
   前記第１制御信号のタイミングを所定時間だけ調整して出力するタイミング補正手段と
   を含むことを特徴とする半導体記憶装置のデータ出力回路。
6. 前記第１制御信号は、第１位相を有する第１クロックと、
   前記第１位相に比べて反転した第２位相を有する第２クロックと
   を含むことを特徴とする請求項５に記載の半導体記憶装置のデータ出力回路。
7. 前記第１ドライブ手段は、
   駆動信号に応じてデータドライブ動作を行うプルアップ及びプルダウンドライバと、
   前記第１制御信号に応じて前記複数のデータのうちの１つを通過させるスイッチング部と、
   前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
   を含むことを特徴とする請求項１又は５に記載の半導体記憶装置のデータ出力回路。
8. 前記スイッチング部は、
   入力端に前記複数のデータのうちの１つが入力され、制御端に前記第１制御信号が入力される第１スイッチと、
   入力端が前記第１スイッチの入力端と共通接続され、制御端に前記第１タイミング制御信号が入力され、出力端が前記第１スイッチの出力端と接続された第２スイッチと
   を含むことを特徴とする請求項７に記載の半導体記憶装置のデータ出力回路。
9. 前記第２ドライブ手段は、
   駆動信号に応じて第２制御信号ドライブ動作を行うプルアップ及びプルダウンドライバと、
   前記第１制御信号に応じて電源レベル信号又は接地レベル信号を出力するスイッチング部と、
   前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
   を含むことを特徴とする請求項５に記載の半導体記憶装置のデータ出力回路。
10. 前記スイッチング部は、
    入力端に電源レベルが入力され、制御端に前記第１制御信号が入力される第１スイッチと、
    入力端に接地レベルが入力され、制御端に前記第１制御信号が入力され、出力端が前記第１スイッチの出力端と接続された第２スイッチと
    を含むことを特徴とする請求項３又は９に記載の半導体記憶装置のデータ出力回路。
11. 前記振幅補正手段の出力端が、前記第２ドライブ手段の出力端と共通接続されることを特徴とする請求項１又は５に記載の半導体記憶装置のデータ出力回路。
12. 前記振幅補正手段は、
    駆動信号に応じて前記第２ドライブ手段の出力端レベルをドライブするプルアップ及びプルダウンドライバと、
    前記第１制御信号に応じて電源レベル又は接地レベルを出力するスイッチング部と、
    前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
    を含むことを特徴とする請求項５に記載の半導体記憶装置のデータ出力回路。
13. 前記スイッチング部は、
    入力端に電源レベルが入力され、制御端に前記第１制御信号が入力される第１スイッチと、
    入力端に接地レベルが入力され、制御端に前記第１タイミング制御信号が入力され、出力端が前記第１スイッチの出力端と接続された第２スイッチと
    を含むことを特徴とする請求項４又は１２に記載の半導体記憶装置のデータ出力回路。
14. 前記駆動部は、
    出力制御信号に応じて前記スイッチング部の出力が入力されて、前記プルアップドライバを駆動する第１論理回路と、
    前記出力制御信号に応じて前記スイッチング部の出力が入力されて、前記プルダウンドライバを駆動する第２論理回路と
    を含むことを特徴とする請求項３、４、７、請求項９及び請求項１２のうちいずれか１つに記載の半導体記憶装置のデータ出力回路。
15. 前記第１論理回路は、
    前記スイッチング部の出力が入力されるインバータと、
    前記インバータの出力と前記出力制御信号が入力されるナンドゲートと
    を含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力回路。
16. 前記第２論理回路は、
    前記出力制御信号が入力されるインバータと、
    反転したスイッチング部の出力と前記インバータの出力が入力されるノアゲートと
    を含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力回路。
17. 前記タイミング補正手段は、前記第１制御信号を所定時間遅延させる遅延部を含むことを特徴とする請求項５に記載の半導体記憶装置のデータ出力回路。