JP2007305288A5 - - Google Patents

Claims (17)

1. 半導体記憶装置の内部から読み出した複数のデータを第１制御信号に応じて前記半導体記憶装置の外部に出力する複数の第１ドライブ手段と、
   前記第１制御信号を用いて前記第１ドライブ手段のデータ出力サイクルに同期した第２制御信号を生成して、前記半導体記憶装置の外部に出力する第２ドライブ手段と、
   前記第１制御信号を用いて前記第２制御信号の振幅を補正する振幅補正手段と
   を含むことを特徴とする半導体記憶装置のデータ出力回路。
2. 前記第１制御信号は、第１位相を有する第１クロックと、
   前記第１位相に比べて反転した第２位相を有する第２クロックと
   を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
3. 前記第２ドライブ手段は、
   駆動信号に応じて第２制御信号ドライブ動作を行うプルアップ及びプルダウンドライバと、
   前記第１制御信号に応じて電源レベル又は接地レベルを出力するスイッチング部と、
   前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
   を含むことを特徴とする請求項１又は２に記載の半導体記憶装置のデータ出力回路。
4. 前記振幅補正手段は、
   駆動信号に応じて前記第２ドライブ手段の出力端レベルをドライブするプルアップ及びプルダウンドライバと、
   前記第１制御信号に応じて電源レベル信号又は接地レベル信号を出力するスイッチング部と、
   前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
   を含むことを特徴とする請求項１又は３に記載の半導体記憶装置のデータ出力回路。
5. 半導体記憶装置の内部から読み出した複数のデータを第１制御信号に応じて前記半導体記憶装置の外部に出力する複数のデータドライブ手段と、
   タイミング調整された第１制御信号を用いて前記データドライブ手段のデータ出力サイクルに同期した第２制御信号を生成して、前記半導体記憶装置の外部に出力する第２制御信号ドライブ手段と、
   前記タイミング調整された第１制御信号を用いて前記第２制御信号の振幅を補正する振幅補正手段と、
   前記第１制御信号のタイミングを所定時間だけ調整して出力するタイミング補正手段と
   を含むことを特徴とする半導体記憶装置のデータ出力回路。
6. 前記第１制御信号は、第１位相を有する第１クロックと、
   前記第１位相に比べて反転した第２位相を有する第２クロックと
   を含むことを特徴とする請求項５に記載の半導体記憶装置のデータ出力回路。
7. 前記第１ドライブ手段は、
   駆動信号に応じてデータドライブ動作を行うプルアップ及びプルダウンドライバと、
   前記第１制御信号に応じて前記複数のデータのうちの１つを通過させるスイッチング部と、
   前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
   を含むことを特徴とする請求項１、４、５又は６のいずれかに記載の半導体記憶装置のデータ出力回路。
8. 前記スイッチング部は、
   入力端に前記複数のデータのうちの１つが入力され、制御端に前記第１制御信号が入力される第１スイッチと、
   入力端が前記第１スイッチの入力端と共通接続され、制御端に前記第１タイミング制御信号が入力され、出力端が前記第１スイッチの出力端と接続された第２スイッチと
   を含むことを特徴とする請求項７に記載の半導体記憶装置のデータ出力回路。
9. 前記第２ドライブ手段は、
   駆動信号に応じて第２制御信号ドライブ動作を行うプルアップ及びプルダウンドライバと、
   前記第１制御信号に応じて電源レベル信号又は接地レベル信号を出力するスイッチング部と、
   前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
   を含むことを特徴とする請求項５又は６に記載の半導体記憶装置のデータ出力回路。
10. 前記スイッチング部は、
    入力端に電源レベルが入力され、制御端に前記第１制御信号が入力される第１スイッチと、
    入力端に接地レベルが入力され、制御端に前記第１制御信号が入力され、出力端が前記第１スイッチの出力端と接続された第２スイッチと
    を含むことを特徴とする請求項３又は９に記載の半導体記憶装置のデータ出力回路。
11. 前記振幅補正手段の出力端が、前記第２ドライブ手段の出力端と共通接続されることを特徴とする請求項１、５又は８のいずれかに記載の半導体記憶装置のデータ出力回路。
12. 前記振幅補正手段は、
    駆動信号に応じて前記第２ドライブ手段の出力端レベルをドライブするプルアップ及びプルダウンドライバと、
    前記第１制御信号に応じて電源レベル又は接地レベルを出力するスイッチング部と、
    前記スイッチング部の出力に応じて前記プルアップ及びプルダウンドライバを駆動する駆動部と
    を含むことを特徴とする請求項５又は１１に記載の半導体記憶装置のデータ出力回路。
13. 前記スイッチング部は、
    入力端に電源レベルが入力され、制御端に前記第１制御信号が入力される第１スイッチと、
    入力端に接地レベルが入力され、制御端に前記第１タイミング制御信号が入力され、出力端が前記第１スイッチの出力端と接続された第２スイッチと
    を含むことを特徴とする請求項４又は１２に記載の半導体記憶装置のデータ出力回路。
14. 前記駆動部は、
    出力制御信号に応じて前記スイッチング部の出力が入力されて、前記プルアップドライバを駆動する第１論理回路と、
    前記出力制御信号に応じて前記スイッチング部の出力が入力されて、前記プルダウンドライバを駆動する第２論理回路と
    を含むことを特徴とする請求項３、４、７、請求項９及び請求項１２のうちいずれか１つに記載の半導体記憶装置のデータ出力回路。
15. 前記第１論理回路は、
    前記スイッチング部の出力が入力されるインバータと、
    前記インバータの出力と前記出力制御信号が入力されるナンドゲートと
    を含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力回路。
16. 前記第２論理回路は、
    前記出力制御信号が入力されるインバータと、
    反転したスイッチング部の出力と前記インバータの出力が入力されるノアゲートと
    を含むことを特徴とする請求項１４又は１５に記載の半導体記憶装置のデータ出力回路。
17. 前記タイミング補正手段は、前記第１制御信号を所定時間遅延させる遅延部を含むことを特徴とする請求項５又は１６に記載の半導体記憶装置のデータ出力回路。