JP2012216265A - 入力回路 - Google Patents
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Abstract
【解決手段】第1入力回路10は、入力信号IOを検知して入力信号と同相の第1出力信号Dinを出力する。第2入力回路20は、第1ストローブ信号DQSを検知しての第2出力信号/DQSiを出力する。第3入力回路30は、第1ストローブ信号を反転した第2ストローブ信号BDQSを検知して第3出力信号/BDQSiを出力する。データラッチ回路70は、第1ラッチ回路L1及び第2ラッチ回路L2を含み、第1出力信号、第2出力信号及び第3出力信号に基づき、第1ラッチ回路又は第2ラッチ回路のいずれか一方に第1出力信号をラッチさせ、他方への第1出力信号の入力を許容する。
【選択図】図1
Description
最初に、第1の実施の形態を図1を参照して説明する。
図1は、第1の実施の形態に係る入力回路100の全体構成を示す回路図である。本実施の形態の入力回路100は、第1差動増幅回路10、第2差動増幅回路20、第3差動増幅回路30、及びデータラッチ回路70を備えている。この入力回路100は、ストローブ信号DQS、又はこのストローブ信号DQSを反転させたストローブ信号BDQSの論理変化タイミングに従って入力信号IOを取り込むように構成されている。構成の詳細を以下に説明する。
インバータINV1は、PMOSトランジスタQP7、QP8、NMOSトランジスタQN10、QN11を電源電圧端子と接地電圧端子との間に直列接続して構成されている。また、インバータINV2は、PMOSトランジスタQP9、QP10、NMOSトランジスタQN12、QN13を電源電圧端子と接地電圧端子との間に直列接続して構成されている。
まず、図3(a)(b)のように、ストローブ信号DQSが”L”から”H”に切り替わり、ストローブ信号BDQSが”H”から”L”に切り替わるタイミングにおけるインバータINV1の動作を、図4Aを参照して説明する。
このとき、信号Dinは、NMOSトランジスタQN11に入力されると共にPMOSトランジスタQP7にも入力され、これによりPMOSトランジスタQP7は導通状態から非導通状態に切り替わる。もしPMOSトランジスタQP8が導通状態であったとしても、出力端子O1を”H”に充電している状態が解除されるだけで、出力端子O1の状態を反転させたり”H”を強制保持させたりすることはない。PMOSトランジスタQP8が入力信号Dinの変化よりも先に非導通状態になったとしても、その時点で出力端子O1を”H”に充電している状態が解除されるだけである。
その後、信号/DQSiは、逆に”H”から”L”に切り替わり(図3(a))、これにより、NMOSトランジスタQN10は非導通状態に切り替わり、インバータINV1は非動作状態(遮断状態)になると共に、ラッチ回路L1によって入力信号IOは、そのまま”L”に保持される。つまり、入力信号IOが”H”に立ち上がった時は、入力信号IOと同位相であるストローブ信号DQSの立ち上がりによってデータラッチが行われる。上述のように、PMOSトランジスタQP8のゲートに入力される信号/BDQSi、ひいてはその元の信号である入力信号IOと逆位相の信号BDQSiの立ち下がりは入力信号IOのデータのラッチタイミングに寄与しない。
このタイミングにおいて、入力信号IO及び信号Dinが”L”から”H”に切り替わると、インバータINV2のトランジスタQN13が非導通状態から導通状態に切り替わり、PMOSトランジスタQP9が導通状態から非導通状態に切り替わる。また、信号/BDQSiも、信号Dinと同様に”L”から”H”に切り替わり、これにより、NMOSトランジスタQN12は導通状態に切り替わる。更に信号/DQSiは”H”から”L”に切り替わり、PMOSトランジスタQP10は導通状態となる。これによりインバータINV2は信号Dinの論理変化後も動作状態を継続する。換言すれば、インバータINV2は遮断状態にならず、入力信号IOは、その後も入力を許容され、入力信号IOの論理変化はラッチ回路L2にはラッチされない。
次に、図3(c)(d)に示すように、ストローブ信号DQSが”H”から”L”に切り替わるとともに、ストローブ信号BDQSが”L”から”H”に切り替わるタイミングにおけるインバータINV1の動作を、図4Cを参照して説明する。
このタイミングにおいて、入力信号IO及び信号Dinが”H”から”L”に切り替わると、インバータINV2のトランジスタQP9が非導通状態から導通状態に切り替わる。一方、信号/DQSiは、逆に”L”から”H”に切り替わり(図3(c))、これにより、PMOSトランジスタQP10は非導通状態に切り替わり、インバータINV2は非動作状態(遮断状態)になる。従って、入力信号IOの上述の論理変化は、ラッチ回路L2にラッチされる。
このとき、入力信号Dinは、PMOSトランジスタQP9に入力されると共にNMOSトランジスタQN13にも入力され、これによりNMOSトランジスタQN13は導通状態から非導通状態となる。もしNMOSトランジスタQN12が導通状態であったとしても、出力端子O1を”L”に放電している状態が解除されるだけで、出力端子O1の状態を反転させたり”L”を強制保持させたりすることはない。NMOSトランジスタQN12が入力信号Dinの変化よりも先に非導通状態になったとしても、その時点で出力端子を”L”に放電している状態を解除するだけである。つまり、入力信号IOが”L”に立ち下がった時は、入力信号IOと同位相であるストローブ信号DQSの立ち下がりによってデータラッチが行われる。このように、NMOSトランジスタQN12のゲートに入力される信号/BDQSi、ひいてはその元の信号である入力信号IOと逆位相の信号BDQSiの立ち上がりは入力信号IOのデータをラッチタイミングに寄与しない。
これに対し、本実施の形態によれば、入力信号IOに関しては、入力信号IOと参照電圧VRERとを差動増幅して論理変化を検出するシングルエンド方式により入力される一方で、ストローブ信号DQS、BDQSに関しても、同様に参照電圧VREFと差動増幅する方式が採用される。データラッチ回路70が上記のように構成されることにより、スルーレートや位相差が自己整合的に調整され、従って正確に入力信号をラッチすることができる。
次に、第2の実施の形態を図5を参照して説明する。
一方、ストローブ信号DQSが”H”から”L”に立ち下がるエッジにおいて、入力信号IOが”H”から”L”に切り替わる場合、つまり回路内部的には信号/Dinが”L”から”H”に切り替わる場合に、信号DQSiが”H”から”L”になることにより、ラッチ回路L2でデータがラッチされる。一方、入力信号IOが”L”から”H”に切り替わる場合、つまり回路内部的には信号/Dinが”H”から”L”に切り替わる場合には、信号BDQSiが”L”から”H”になることにより、ラッチ回路L2でデータがラッチされる。基本的な動作は第1の実施の形態と同様であるので、詳細な説明は省略する。この実施の形態によれば、第1の実施の形態と同様の効果を奏することができる。
例えば、上記の実施の形態では、第1乃至第3の入力回路を差動増幅回路により構成したが、これをインバータで置き換えてもよい。入力回路がインバータの場合は、参照信号ではなく回路自身のしきい値によって、入力信号に対する出力信号が決定される。
Claims (5)
- 入力信号を検知して前記入力信号と同相の第1出力信号を出力する第1入力回路と、
第1ストローブ信号を検知して第2出力信号を出力する第2入力回路と、
前記第1ストローブ信号を反転した第2ストローブ信号を検知して第3出力信号を出力する第3入力回路と、
第1ラッチ回路及び第2ラッチ回路を含み、前記第1出力信号、前記第2出力信号及び前記第3出力信号に基づき、前記第1ラッチ回路又は前記第2ラッチ回路のいずれか一方に前記第1出力信号をラッチさせ、他方への前記第1出力信号の入力を許容するように構成されたデータラッチ回路と
を備えたことを特徴とする入力回路。 - 前記データラッチ回路は、
前記第1出力信号、前記第2出力信号、及び前記第3出力信号を入力端子に供給され前記第1ラッチ回路に出力信号を供給する第1インバータ回路と、
前記第1出力信号、前記第2出力信号、及び前記第3出力信号を入力端子に供給され前記第2ラッチ回路に出力信号を供給する第2インバータ回路と
を更に備えた
ことを特徴とする請求項1記載の入力回路。 - 前記第1インバータ回路、及び前記第2インバータ回路は、第1PMOSトランジスタ、第2PMOSトランジスタ、第1NMOSトランジスタ、及び第2NMOSトランジスタを直列接続して構成され、
前記第1インバータ回路及び前記第2インバータ回路のいずれか一方は、前記第1PMOSトランジスタ及び前記第4のトランジスタのゲートに前記第1入力信号を供給される一方、前記第2PMOSトランジスタに前記第3出力信号を供給され、前記第1NMOSトランジスタに前記第2出力信号を供給さるように構成され、
前記第1インバータ回路及び前記第2インバータ回路の他方は、前記第1PMOSトランジスタ及び前記第4のトランジスタのゲートに前記第1入力信号を供給される一方、前記第2PMOSトランジスタに前記第2出力信号を供給され、前記第1NMOSトランジスタに前記第3出力信号を供給されるように構成された
ことを特徴とする請求項2記載の入力回路。 - 前記第2出力信号は前記第1ストローブ信号と逆相の信号であり、前記第3出力信号は前記第2ストローブ信号と逆相の信号であることを特徴とする請求項1乃至4記載の入力回路。
- 第1ラッチ回路又は前記第2ラッチ回路は、第3PMOSトランジスタ、第4PMOSトランジスタ、第3NMOSトランジスタ、及び第4NMOSトランジスタを直列接続して構成され、
前記第3PMOSトランジスタ及び前記第4NMOSトランジスタのゲートは、データノードとして機能し、
前記第4PMOSトランジスタ及び前記第3NMOSトランジスタは、前記第2出力信号及び前記第3出力信号に基づいて導通制御される
ことを特徴とする請求項1乃至4記載の入力回路。
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