JP2020017926A - 半導体装置及びメモリシステム - Google Patents

Abstract

【課題】内部用の差動クロックを適切に生成できる半導体装置及びメモリシステムを提供する。【解決手段】半導体装置１は、基準の差動クロックφＣＫ、φＢＣＫを外部から受ける。基準の差動クロックは、基準の非反転クロックφＣＫと基準の反転クロックφＢＣＫとを含む。それに応じて、レシーバ１０及びフェーズスプリッタ２０は、それぞれ差動入出力で構成されている。クロスポイント補正回路３０及びクロスポイント補正回路４０は、差動対を構成している。クロスポイント補正回路３０は、非反転側のクロスポイント補正回路であり、クロスポイント補正回路４０は、反転側のクロスポイント補正回路である。【選択図】図１

Description

本実施形態は、半導体装置及びメモリシステムに関する。

半導体メモリのインターフェースに用いられる半導体装置は、基準の差動クロックを外部から受け、基準の差動クロックを調整して内部用の差動クロックを生成し半導体メモリへ供給する。半導体メモリは、内部用の差動クロックでデータをラッチすることができる。このとき、内部用の差動クロックを適切に生成することが望まれる。

特開２０００−３０５５２８号公報

一つの実施形態は、内部用の差動クロックを適切に生成できる半導体装置及びメモリシステムを提供することを目的とする。

一つの実施形態によれば、第１の入力回路と第１のラッチ回路と第１のプルアップ回路と第１のプルダウン回路とを有する半導体装置が提供される。第１の入力回路は、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタの間に、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタが配されている。第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタは、第１の入力ノードにゲートが共通接続されている。第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタは、第２の入力ノードにゲートが共通接続されている。第１のラッチ回路は、第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタの間に、第４のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタと第５のＰＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタとが並列に配されている。第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタは、第２のノードにゲートが共通接続されている。第２のノードは、第１の入力回路の出力側の第１のノードに第１のインバータを介して接続されている。第４のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタは、第１の入力ノードにゲートが共通接続され、第１のノードにドレインが共通接続されている。第５のＰＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタは、第２の入力ノードにゲートが共通接続され、第１のノードにドレインが共通接続されている。第１のプルアップ回路は、第３のノードと第４のノードとに接続されている。第３のノードは、第１の入力回路における第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのソースとの間のノードである。第４のノードは、第１のラッチ回路における第３のＰＭＯＳトランジスタのドレインと第４のＰＭＯＳトランジスタのソース及び第５のＰＭＯＳトランジスタのソースとの間のノードである。第１のプルダウン回路は、第５のノードと第６のノードとに接続されている。第５のノードは、第１の入力回路における第１のＮＭＯＳトランジスタのドレインと第２のＮＭＯＳトランジスタのソースとの間のノードである。第６のノードは、第１のラッチ回路における第３のＮＭＯＳトランジスタのドレインと第４のＮＭＯＳトランジスタのソース及び第５のＮＭＯＳトランジスタのソースとの間のノードである。

図１は、第１の実施形態にかかる半導体装置の構成を示す回路図である。 図２は、第１の実施形態にかかる半導体装置の動作を示す波形図である。 図３は、第２の実施形態にかかる半導体装置の構成を示す回路図である。 図４は、第２の実施形態にかかる半導体装置の動作を示す波形図である。 図５は、第２の実施形態の変形例にかかる半導体装置の構成を示す回路図である。 図６は、第２の実施形態の他の変形例にかかる半導体装置の構成を示す回路図である。 図７は、第３の実施形態にかかる半導体装置の構成を示す回路図である。 図８は、第３の実施形態の変形例にかかる半導体装置の構成を示す回路図である。 図９は、第３の実施形態の他の変形例にかかる半導体装置の構成を示す回路図である。 図１０は、第１の実施形態〜第３の実施形態及びそれらの変形例にかかる半導体装置が適用されるメモリシステムの構成を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる半導体装置は、半導体メモリの高速インターフェースに用いられ得る。半導体装置は、高速でデータを転送することを考慮して、ＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）、ＬＰＤＤＲ２、ＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ）などの規格に応じて構成される。ＤＤＲ等の規格によれば、クロックの立ち上がりおよび立ち下がりのダブルエッジでデータの取り込みを行うことで、クロックの立ち上がり又は立ち下りのみでデータを取り込む場合に比べて２倍の転送速度（ダブルデータレート）を実現できる。

半導体装置は、基準の差動クロックを外部から受け、基準の差動クロックを調整して内部用の差動クロックを生成し半導体メモリへ供給する。半導体メモリは、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリでもよいし、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの揮発性メモリでもよい。

半導体装置及び／又は半導体メモリでは、内部用の差動クロックのクロスポイントに同期してデータのラッチ等の動作が行われる。この動作に用いられる差動クロックの周波数が高速になるほど許容できるＤＣＤ（Ｄｕｔｙ Ｃｙｃｌｅ Ｄｉｓｔｏｒｔｉｏｎ）の範囲が狭くなるため、ＤＣＤを抑制することが望まれる。

半導体装置は、差動クロックのＤＣＤを小さく抑えるデューティ補正を行うために、ＤＣＣ（Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｏｒ）回路を用いて構成されることがある。この場合、回路規模及び消費電力が大きくなる他、動作前にトレーニングを行うウォームアップサイクルを設けることになり、１クロック目から動作したいという規格の要請を満たすことが困難になる。

それに対して、半導体装置は、差動クロックのクロスポイントを適正レベル（例えば、Ｌレベル及びＨレベルの中間レベル）に補正するために、クロスポイント補正回路を用いて構成されることがある。クロスポイント補正回路は、差動クロックの一方に対応するクロックと他方を論理反転させたクロックとの論理レベルが揃うタイミングで遷移させたクロックを生成することなどにより、クロスポイントが適正レベル（例えば、中間レベル近傍）になるような補正を差動クロックに施す。これにより、差動クロックのクロスポイントを時間的に略等間隔に並べることができれば、ウォームアップサイクルを設けることなく、ＤＣＤを補正できるようにも考えられる。

しかし、クロスポイント補正回路では、１発目の差動クロックのエッジタイミングに遅れが発生して１発目のクロスポイントが適正レベルからずれてそのアイパターンが小さくなることがある。すなわち、１発目の差動クロックについて、データのラッチにおけるセットアップ時間及びホールド時間が十分に確保できずに、半導体装置及び／又は半導体メモリにおいて誤ったデータの値がラッチされる可能性がある。

これは、クロスポイント補正回路における中間ノードがフローティング状態になりその電位が不安定になる期間が存在することに起因すると考えられる。例えば、クロックが入力されない状態が続くと中間ノードがフローティングとなりやすく、リーク電流によりＨレベルとＬレベルとの中間電位になり得る。この状態でクロックが入力されると、１つ目のクロックを受けるときと２つ目のクロックを受けるときとで内部状態が変わってしまうため応答速度に差が出る。この差がジッタとなり高速動作マージンを圧迫してしまう可能性がある。

そこで、第１の実施形態では、半導体装置のクロスポイント補正回路において、電源側の中間ノードをプルアップ可能なプルアップ回路とグランド側の中間ノードをプルダウン可能なプルダウン回路とを設けることで、１発目の差動クロックの適正な生成を図る。

具体的には、半導体装置１は、図１に示すように構成され得る。図１は、半導体装置１の構成を示す回路図である。半導体装置１は、レシーバ１０、フェーズスプリッタ２０、クロスポイント補正回路３０、及びクロスポイント補正回路４０を有する。

半導体装置１は、基準の差動クロック（φＣＫ，φＢＣＫ）を外部（例えば、ホスト又は信号処理回路）から受ける。基準の差動クロックは、基準の非反転クロックφＣＫと基準の反転クロックφＢＣＫとを含む。それに応じて、レシーバ１０及びフェーズスプリッタ２０は、それぞれ、差動入出力で構成されている。クロスポイント補正回路３０及びクロスポイント補正回路４０は、差動対を構成している。クロスポイント補正回路３０は、非反転側のクロスポイント補正回路であり、クロスポイント補正回路４０は、反転側のクロスポイント補正回路である。

レシーバ１０は、フェーズスプリッタ２０の入力側に配される。レシーバ１０は、非反転側のレシーバ１１及び反転側のレシーバ１２を有する。レシーバ１１は、基準の非反転クロックφＣＫを受けて非反転クロックφＣＫ＿１を生成してフェーズスプリッタ２０へ供給する。レシーバ１２は、基準の反転クロックφＢＣＫを受けて反転クロックφＢＣＫ＿１を生成してフェーズスプリッタ２０へ供給する。

例えば、図２に示すように、レシーバ１０は、デューティ比がそれぞれ略５０％でありクロスポイントが適正レベル（例えば、中間レベル）近傍である差動クロック（φＣＫ，φＢＣＫ）を受ける。図２は、半導体装置の動作を示す波形図である。一方、レシーバ１０から出力される非反転クロックφＣＫ＿１及び反転クロックφＢＣＫ＿１では、非反転側のレシーバ１１及び反転側のレシーバ１２の間における特性の非対称性等により、デューティ比がそれぞれ５０％からずれクロスポイントが適正レベルからずれ得る。

図１に示すフェーズスプリッタ２０は、レシーバ１０とクロスポイント補正回路３０及びクロスポイント補正回路４０との間に配される。フェーズスプリッタ２０は、非反転側のフェーズスプリッタ２１及び反転側のフェーズスプリッタ２２を有する。

非反転側のフェーズスプリッタ２１は、非反転クロックφＣＫ＿１をノード２１ｉを介して受け、非反転クロックφＣＫ＿１を論理反転させたクロックφＣＫｃと非反転クロックφＣＫ＿１に対応するクロックφＣＫｔとを生成して出力する。

フェーズスプリッタ２１は、例えば、チェーン回路２１ａ及びチェーン回路２１ｂを有する。チェーン回路２１ａは、インバータＩＶ２１、インバータＩＶ２５、インバータＩＶ２６が順にチェーン状に直列接続されインバータＩＶ２５及びインバータＩＶ２６を接続するラインＬに容量素子Ｃの一端が接続された構成を有する。容量素子Ｃの他端は、グランド電位に接続され得る。これにより、チェーン回路２１ａは、非反転クロックφＣＫ＿１を奇数段のインバータＩＶ２１，ＩＶ２５，ＩＶ２６に通してクロックφＣＫｃを生成して出力する。チェーン回路２１ｂは、インバータＩＶ２１、インバータＩＶ２２、インバータＩＶ２３、インバータＩＶ２４が順にチェーン状に直列接続された構成を有する。これにより、チェーン回路２１ｂは、非反転クロックφＣＫ＿１を偶数段のインバータＩＶ２１〜ＩＶ４４に通してクロックφＣＫｔを生成して出力する。

反転側のフェーズスプリッタ２２は、反転クロックφＢＣＫ＿１をノード２１ｉを介して受け、反転クロックφＢＣＫ＿１を論理反転させたクロックφＢＣＫｃと反転クロックφＢＣＫ＿１に対応するクロックφＢＣＫｔとを生成して出力する。反転側のフェーズスプリッタ２２の内部構成は、非反転側のフェーズスプリッタ２１の内部構成と同様である。

フェーズスプリッタ２０は、クロックφＣＫｔをノード２１ｏ２からクロスポイント補正回路３０へ供給し、クロックφＢＣＫｃをノード２２ｏ１からクロスポイント補正回路３０へ供給する。

例えば、図２に示すように、非反転クロックφＣＫ＿１及び反転クロックφＢＣＫ＿１のデューティ比がそれぞれ５０％からずれている場合、クロックφＣＫｔ及びクロックφＢＣＫｃのデューティ比がそれぞれ５０％からずれ得る。

図１に示すクロスポイント補正回路３０は、非反転クロックφＣＫ＿１に対応するクロックφＣＫｔと反転クロックφＢＣＫ＿１を論理反転させたクロックφＢＣＫｃとの論理レベルが揃うタイミングで遷移させたクロックφＣＫｏｕｔを生成する。クロックφＣＫｔは、クロックφＣＫに対応したクロックであり、クロックφＢＣＫｃは、クロックφＢＣＫに対応したクロックである。これにより、等価的に、クロスポイント補正回路３０は、クロスポイントが適正レベル（例えば、中間レベル近傍）になるような補正を差動クロック（一対のクロックφＣＫ，φＢＣＫ）に施す。

クロスポイント補正回路３０は、フェーズスプリッタ２０の出力側に配される。クロスポイント補正回路３０は、入力回路３１、ラッチ回路３２、プルアップ回路３３、プルダウン回路３４、及び制御回路３５を有する。入力回路３１は、クロスポイント補正回路３０におけるフェーズスプリッタ２０側に配される。ラッチ回路３２は、入力回路３１の出力側に配される。プルアップ回路３３及びプルダウン回路３４は、それぞれ、入力回路３１及びラッチ回路３２の間に配される。制御回路３５は、プルアップ回路３３及びプルダウン回路３４のそれぞれの入力側に配される。

入力回路３１は、ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１の間にＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２が配されている。

ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１は、入力ノードＩＮ１にゲートが共通接続されている。ＰＭＯＳトランジスタＰＭ１は、ソースが電源電位に接続され、ドレインがノードＮ３に接続されている。ＮＭＯＳトランジスタＮＭ１は、ソースがグランド電位に接続され、ドレインがノードＮ５に接続されている。

ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２は、入力ノードＩＮ２にゲートが共通接続されている。ＰＭＯＳトランジスタＰＭ２は、ソースがノードＮ３に接続され、ドレインがノードＮ１３に接続されている。ＮＭＯＳトランジスタＮＭ２は、ソースがノードＮ５に接続され、ドレインがノードＮ１３に接続されている。ノードＮ１３は、入力回路３１の出力ノードを構成している。

この構成により、入力回路３１は、クロックφＣＫｔの論理レベルとクロックφＢＣＫｃの論理レベルとが揃ったことに応じて、その論理レベルを反転させた論理レベルをノードＮ１３に出力する。

ラッチ回路３２において、ＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ３の間に、ＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ４とＰＭＯＳトランジスタＰＭ５及びＮＭＯＳトランジスタＮＭ５とが並列に配されている。

ＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ３は、ノードＮ２にゲートが共通接続されている。ノードＮ２には、入力回路３１の出力側のノードＮ１がインバータＩＶ３１を介して接続されている。ノードＮ１は、ノードＮ１３に接続されている。ＰＭＯＳトランジスタＰＭ３は、ソースが電源電位に接続され、ドレインがノードＮ４に接続されている。ＮＭＯＳトランジスタＮＭ３は、ソースがグランド電位に接続され、ドレインがノードＮ６に接続されている。

ＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ４は、入力ノードＩＮ１にゲートが共通接続され、ノードＮ１５を介してノードＮ１にドレインが共通接続されている。ＰＭＯＳトランジスタＰＭ４は、ソースがノードＮ４に接続されている。ＮＭＯＳトランジスタＮＭ４は、ソースがノードＮ６に接続されている。

ＰＭＯＳトランジスタＰＭ５及びＮＭＯＳトランジスタＮＭ５は、入力ノードＩＮ２にゲートが共通接続され、ノードＮ１５を介してノードＮ１にドレインが共通接続されている。ＰＭＯＳトランジスタＰＭ５は、ソースがノードＮ４に接続されている。ＮＭＯＳトランジスタＮＭ５は、ソースがノードＮ６に接続されている。

ノードＮ２は、インバータＩＶ３２，ＩＶ３３を介して出力ノードＯＮ１に接続されている。出力ノードＯＮ１は、半導体装置１の非反転側の出力ノードとして機能する。

この構成により、ラッチ回路３２は、クロックφＣＫｔの論理レベルとクロックφＢＣＫｃの論理レベルとが揃った期間に、入力回路３１から出力される論理レベルを出力させ、クロックφＣＫｔの論理レベルとクロックφＢＣＫｃの論理レベルとが異なる期間に、直前に出力させていた論理レベルを保持して出力する。

プルアップ回路３３は、ノードＮ３とノードＮ４とに接続されている。プルアップ回路３３は、ノードＮ３とノードＮ４とをプルアップ可能である。プルアップ回路３３は、プルアップスイッチＰＵ１及びプルアップスイッチＰＵ２を有する。

プルアップスイッチＰＵ１は、電源電位とノードＮ３との間に電気的に挿入されている。プルアップスイッチＰＵ１は、制御回路３５から受ける制御信号φＰＵ１２に応じて、ノードＮ３をプルアップする。プルアップスイッチＰＵ１は、ＰＭＯＳトランジスタＰＭ１１を有する。ＰＭＯＳトランジスタＰＭ１１は、ゲートが制御回路３５に接続され、ソースが電源電位に接続され、ドレインがノードＮ３に接続されている。

プルアップスイッチＰＵ２は、制御回路３５から受ける制御信号φＰＵ１２に応じて、ノードＮ４をプルアップする。プルアップスイッチＰＵ２は、電源電位とノードＮ４との間に電気的に挿入されている。プルアップスイッチＰＵ２は、ＰＭＯＳトランジスタＰＭ１２を有する。ＰＭＯＳトランジスタＰＭ１２は、ゲートが制御回路３５に接続され、ソースが電源電位に接続され、ドレインがノードＮ４に接続されている。

プルダウン回路３４は、ノードＮ５とノードＮ６とに接続されている。プルダウン回路３４は、ノードＮ５とノードＮ６とをプルダウン可能である。プルダウン回路３４は、プルダウンスイッチＰＤ１及びプルダウンスイッチＰＤ２を有する。

プルダウンスイッチＰＤ１は、制御回路３５から受ける制御信号φＰＤ１２に応じて、ノードＮ５をプルダウンする。プルダウンスイッチＰＤ１は、グランド電位とノードＮ５との間に電気的に挿入されている。プルダウンスイッチＰＤ１は、ＮＭＯＳトランジスタＮＭ１１を有する。ＮＭＯＳトランジスタＮＭ１１は、ゲートが制御回路３５に接続され、ソースがグランド電位に接続され、ドレインがノードＮ５に接続されている。

プルダウンスイッチＰＤ２は、制御回路３５から受ける制御信号φＰＤ１２に応じて、ノードＮ６をプルダウンする。プルダウンスイッチＰＤ２は、グランド電位とノードＮ６との間に電気的に挿入されている。プルダウンスイッチＰＤ２は、ＮＭＯＳトランジスタＮＭ１２を有する。ＮＭＯＳトランジスタＮＭ１２は、ゲートが制御回路３５に接続され、ソースがグランド電位に接続され、ドレインがノードＮ６に接続されている。

クロスポイント補正回路３０において、入力回路３１は、クロックφＣＫｔ及びクロックφＢＣＫｃを受け、クロックφＣＫｔの論理レベルとクロックφＢＣＫｃの論理レベルとが揃ったタイミングでその論理レベルを反転させた信号を出力する。

制御回路３５は、クロックφＣＫｔ及びクロックφＢＣＫｃを受け、クロックφＣＫｔ及びクロックφＢＣＫｃの論理レベルに応じて、プルアップ回路３３及びプルダウン回路３４を制御する。制御回路３５は、クロックφＣＫｔ及びクロックφＢＣＫｃに応じて、制御信号φＰＵ１２を生成してプルアップスイッチＰＵ１，ＰＵ２へ供給し、制御信号φＰＤ１２を生成してプルダウンスイッチＰＤ１，ＰＤ２へ供給する。制御回路３５は、否定論理積回路ＮＡＮＤ１及び否定論理和回路ＮＯＲ１を有する。

否定論理積回路ＮＡＮＤ１は、クロックφＣＫｔ及びクロックφＢＣＫｃの否定論理積を演算して制御信号φＰＵ１２を生成し、制御信号φＰＵ１２をプルアップスイッチＰＵ１，ＰＵ２へ供給する。制御信号φＰＵ１２は、ローアクティブの信号である。否定論理積回路ＮＡＮＤ１は、クロックφＣＫｔ及びクロックφＢＣＫｃが両方ともＨレベルの期間に制御信号φＰＵ１２をＬレベル（アクティブレベル）に維持し、クロックφＣＫｔ及びクロックφＢＣＫｃの少なくとも一方がＬレベルの期間に制御信号φＰＵ１２をＨレベル（ノンアクティブレベル）に維持する。

否定論理和回路ＮＯＲ１は、クロックφＣＫｔ及びクロックφＢＣＫｃに応じて、制御信号φＰＤ１２を生成してプルダウンスイッチＰＤ１，ＰＤ２へ供給する。制御信号φＰＤ１２は、ハイアクティブの信号である。否定論理和回路ＮＯＲ１は、クロックφＣＫｔ及びクロックφＢＣＫｃが両方ともＬレベルの期間に制御信号φＰＤ１２をＨレベル（アクティブレベル）を維持し、クロックφＣＫｔ及びクロックφＢＣＫｃの少なくとも一方がＨレベルの期間に制御信号φＰＤ１２をＬレベル（ノンアクティブレベル）に維持する。

すなわち、制御回路３５は、クロックφＣＫｔ及びクロックφＢＣＫｃに応じて、プルアップ回路３３のプルアップ動作をオン・オフでき、プルダウン回路３４のプルダウン動作をオン・オフでき、入力回路３１及び／又はラッチ回路３２における貫通電流を防止しながら適切なプルアップ動作及びプルダウン動作を実現できる。

例えば、図２に示すように、クロックφＣＫｔ及びクロックφＢＣＫｃがともにＨレベルになったタイミングで、入力回路３１の出力がＬレベルになることに応じて、制御信号φＰＵ１２がＬレベル（アクティブレベル）になり、プルアップスイッチＰＵ１，ＰＵ２がともにオンする。これにより、ノードＮ３及びノードＮ４がそれぞれプルアップされるので、クロックφＣＫｏｕｔの波形を急峻に立ち上げて出力ノードＯＮ１から出力することができる。

図１に示すクロスポイント補正回路４０は、非反転クロックφＣＫ＿１に対応するクロックφＣＫｃと反転クロックφＢＣＫ＿１を論理反転させたクロックφＢＣＫｔとの論理レベルが揃うタイミングで遷移させたクロックφＢＣＫｏｕｔを生成する。クロックφＣＫｃは、クロックφＣＫに対応してクロックであり、クロックφＢＣＫｔは、クロックφＢＣＫに対応したクロックである。これにより、等価的に、クロスポイント補正回路４０は、クロスポイントが適正レベル（例えば、中間レベル近傍）になるような補正を差動クロック（一対のクロックφＣＫ，φＢＣＫ）に施す。

クロスポイント補正回路４０は、フェーズスプリッタ２０の出力側に配される。クロスポイント補正回路４０は、入力回路４１、ラッチ回路４２、プルアップ回路４３、プルダウン回路４４、及び制御回路４５を有する。入力回路４１は、クロスポイント補正回路４０におけるフェーズスプリッタ２０側に配される。ラッチ回路４２は、入力回路４１の出力側に配される。プルアップ回路４３及びプルダウン回路４４は、それぞれ、入力回路４１及びラッチ回路４２の間に配される。制御回路４５は、プルアップ回路４３及びプルダウン回路４４のそれぞれの入力側に配される。

入力回路４１は、ＰＭＯＳトランジスタＰＭ６及びＮＭＯＳトランジスタＮＭ６の間にＰＭＯＳトランジスタＰＭ７及びＮＭＯＳトランジスタＮＭ７が配されている。

ＰＭＯＳトランジスタＰＭ６及びＮＭＯＳトランジスタＮＭ６は、入力ノードＩＮ３にゲートが共通接続されている。ＰＭＯＳトランジスタＰＭ６は、ソースが電源電位に接続され、ドレインがノードＮ９に接続されている。ＮＭＯＳトランジスタＮＭ６は、ソースがグランド電位に接続され、ドレインがノードＮ１１に接続されている。

ＰＭＯＳトランジスタＰＭ７及びＮＭＯＳトランジスタＮＭ７は、入力ノードＩＮ４にゲートが共通接続されている。ＰＭＯＳトランジスタＰＭ７は、ソースがノードＮ９に接続され、ドレインがノードＮ１４に接続されている。ＮＭＯＳトランジスタＮＭ７は、ソースがノードＮ１１に接続され、ドレインがノードＮ１４に接続されている。ノードＮ１４は、入力回路４１の出力ノードを構成している。

この構成により、入力回路４１は、クロックφＣＫｃの論理レベルとクロックφＢＣＫｔの論理レベルとが揃ったことに応じて、その論理レベルを反転させた論理レベルをノードＮ１４に出力する。

ラッチ回路４２において、ＰＭＯＳトランジスタＰＭ８及びＮＭＯＳトランジスタＮＭ８の間に、ＰＭＯＳトランジスタＰＭ９及びＮＭＯＳトランジスタＮＭ９とＰＭＯＳトランジスタＰＭ１０及びＮＭＯＳトランジスタＮＭ１０とが並列に配されている。

ＰＭＯＳトランジスタＰＭ８及びＮＭＯＳトランジスタＮＭ８は、ノードＮ８にゲートが共通接続されている。ノードＮ８には、入力回路４１の出力側のノードＮ７がインバータＩＶ４１を介して接続されている。ノードＮ７は、ノードＮ１４に接続されている。ＰＭＯＳトランジスタＰＭ８は、ソースが電源電位に接続され、ドレインがノードＮ１０に接続されている。ＮＭＯＳトランジスタＮＭ８は、ソースがグランド電位に接続され、ドレインがノードＮ１２に接続されている。

ＰＭＯＳトランジスタＰＭ９及びＮＭＯＳトランジスタＮＭ９は、入力ノードＩＮ３にゲートが共通接続され、ノードＮ１６を介してノードＮ７にドレインが共通接続されている。ＰＭＯＳトランジスタＰＭ９は、ソースがノードＮ１０に接続されている。ＮＭＯＳトランジスタＮＭ９は、ソースがノードＮ１２に接続されている。

ＰＭＯＳトランジスタＰＭ１０及びＮＭＯＳトランジスタＮＭ１０は、入力ノードＩＮ４にゲートが共通接続され、ノードＮ１６を介してノードＮ７にドレインが共通接続されている。ＰＭＯＳトランジスタＰＭ１０は、ソースがノードＮ１０に接続されている。ＮＭＯＳトランジスタＮＭ１０は、ソースがノードＮ１２に接続されている。

ノードＮ８は、インバータＩＶ４２，ＩＶ４３を介して出力ノードＯＮ２に接続されている。出力ノードＯＮ２は、半導体装置１の反転側の出力ノードとして機能する。

この構成により、ラッチ回路４２は、クロックφＣＫｃの論理レベルとクロックφＢＣＫｔの論理レベルとが揃った期間に、入力回路４１から出力される論理レベルを出力させ、クロックφＣＫｃの論理レベルとクロックφＢＣＫｔの論理レベルとが異なる期間に、直前に出力させていた論理レベルを保持して出力する。

プルアップ回路４３は、ノードＮ９とノードＮ１０とに接続されている。プルアップ回路４３は、ノードＮ９とノードＮ１０とをプルアップ可能である。プルアップ回路４３は、プルアップスイッチＰＵ３及びプルアップスイッチＰＵ４を有する。

プルアップスイッチＰＵ３は、電源電位とノードＮ９との間に電気的に挿入されている。プルアップスイッチＰＵ３は、制御回路４５から受ける制御信号φＰＵ３４に応じて、ノードＮ９をプルアップする。プルアップスイッチＰＵ３は、ＰＭＯＳトランジスタＰＭ１３を有する。ＰＭＯＳトランジスタＰＭ１３は、ゲートが制御回路４５に接続され、ソースが電源電位に接続され、ドレインがノードＮ９に接続されている。

プルアップスイッチＰＵ４は、制御回路４５から受ける制御信号φＰＵ３４に応じて、ノードＮ１０をプルアップする。プルアップスイッチＰＵ４は、電源電位とノードＮ１０との間に電気的に挿入されている。プルアップスイッチＰＵ４は、ＰＭＯＳトランジスタＰＭ１４を有する。ＰＭＯＳトランジスタＰＭ１４は、ゲートが制御回路４５に接続され、ソースが電源電位に接続され、ドレインがノードＮ１０に接続されている。

プルダウン回路４４は、ノードＮ１１とノードＮ１２とに接続されている。プルダウン回路４４は、ノードＮ１１とノードＮ１２とをプルダウン可能である。プルダウン回路４４は、プルダウンスイッチＰＤ３及びプルダウンスイッチＰＤ４を有する。

プルダウンスイッチＰＤ３は、制御回路４５から受ける制御信号φＰＤ３４に応じて、ノードＮ１１をプルダウンする。プルダウンスイッチＰＤ３は、グランド電位とノードＮ１１との間に電気的に挿入されている。プルダウンスイッチＰＤ３は、ＮＭＯＳトランジスタＮＭ１３を有する。ＮＭＯＳトランジスタＮＭ１３は、ゲートが制御回路４５に接続され、ソースがグランド電位に接続され、ドレインがノードＮ１１に接続されている。

プルダウンスイッチＰＤ４は、制御回路４５から受ける制御信号φＰＤ３４に応じて、ノードＮ１２をプルダウンする。プルダウンスイッチＰＤ４は、グランド電位とノードＮ１２との間に電気的に挿入されている。プルダウンスイッチＰＤ４は、ＮＭＯＳトランジスタＮＭ１４を有する。ＮＭＯＳトランジスタＮＭ１４は、ゲートが制御回路４５に接続され、ソースがグランド電位に接続され、ドレインがノードＮ１２に接続されている。

クロスポイント補正回路４０において、入力回路４１は、クロックφＣＫｃ及びクロックφＢＣＫｔを受け、クロックφＣＫｃの論理レベルとクロックφＢＣＫｔの論理レベルとが揃ったタイミングでその論理レベルを反転させた信号を出力する。

制御回路４５は、クロックφＣＫｃ及びクロックφＢＣＫｔを受け、クロックφＣＫｃ及びクロックφＢＣＫｔの論理レベルに応じて、プルアップ回路４３及びプルダウン回路４４を制御する。制御回路４５は、クロックφＣＫｃ及びクロックφＢＣＫｔに応じて、制御信号φＰＵ３４を生成してプルアップスイッチＰＵ３，ＰＵ４へ供給し、制御信号φＰＤ３４を生成してプルダウンスイッチＰＤ３，ＰＤ４へ供給する。制御回路４５は、否定論理積回路ＮＡＮＤ２及び否定論理和回路ＮＯＲ２を有する。

否定論理積回路ＮＡＮＤ２は、クロックφＣＫｃ及びクロックφＢＣＫｔの否定論理積を演算して制御信号φＰＵ３４を生成し、制御信号φＰＵ３４をプルアップスイッチＰＵ３，ＰＵ４へ供給する。制御信号φＰＵ３４は、ローアクティブの信号である。否定論理積回路ＮＡＮＤ２は、クロックφＣＫｃ及びクロックφＢＣＫｔが両方ともＨレベルの期間に制御信号φＰＵ３４をＬレベル（アクティブレベル）に維持し、クロックφＣＫｃ及びクロックφＢＣＫｔの少なくとも一方がＬレベルの期間に制御信号φＰＵ３４をＨレベル（ノンアクティブレベル）に維持する。

否定論理和回路ＮＯＲ２は、クロックφＣＫｃ及びクロックφＢＣＫｔに応じて、制御信号φＰＤ３４を生成してプルダウンスイッチＰＤ３，ＰＤ４へ供給する。制御信号φＰＤ３４は、ハイアクティブの信号である。否定論理和回路ＮＯＲ２は、クロックφＣＫｃ及びクロックφＢＣＫｔが両方ともＬレベルの期間に制御信号φＰＤ３４をＨレベル（アクティブレベル）を維持し、クロックφＣＫｃ及びクロックφＢＣＫｔの少なくとも一方がＨレベルの期間に制御信号φＰＤ３４をＬレベル（ノンアクティブレベル）に維持する。

すなわち、制御回路４５は、クロックφＣＫｃ及びクロックφＢＣＫｔに応じて、プルアップ回路４３のプルアップ動作をオン・オフでき、プルダウン回路４４のプルダウン動作をオン・オフでき、入力回路４１及び／又はラッチ回路４２における貫通電流を防止しながら適切なプルアップ動作及びプルダウン動作を実現できる。

例えば、図２に示すように、クロックφＣＫｃ及びクロックφＢＣＫｔがともにＬレベルになったタイミングで、入力回路４１の出力がＨレベルになることに応じて、制御信号φＰＤ３４がＨレベル（アクティブレベル）になり、プルアップスイッチＰＤ３，ＰＤ４がともにオンする。これにより、ノードＮ９及びノードＮ１０がそれぞれプルアップされるので、クロックφＢＣＫｏｕｔの波形を急峻に立ち下げて出力ノードＯＮ２から出力することができる。

すなわち、クロックφＣＫｔとクロックφＢＣＫｃとに応じてクロスポイント補正回路３０でクロックφＣＫｏｕｔの波形を急峻に立ち上げることができ、クロックφＣＫｃとクロックφＢＣＫｔとに応じてクロスポイント補正回路４０でφＢＣＫｏｕｔの波形を急峻に立ち下げることができるので、１発目の差動クロックのエッジタイミングの遅れを抑制できる。これにより、１発目の差動クロックのクロスポイントを適正レベル（例えば、ＨレベルとＬレベルとの中間レベル）近傍に近づけることができ、そのアイパターンを大きく確保することができる。

以上のように、第１の実施形態では、半導体装置１のクロスポイント補正回路３０，４０において、電源側の中間ノードをプルアップ可能なプルアップ回路３３，４３とグランド側の中間ノードをプルダウン可能なプルダウン回路３４，４４とを設ける。これにより、１発目の差動クロックについてＤＣＤを抑制でき、１発目の差動クロックを適正に生成することができる。

（第２の実施形態）
次に、第２の実施形態にかかる半導体装置２０１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態で示されるように、非反転側のクロックのエッジタイミングと反転側のクロックのエッジタイミングとのずれが所定の範囲内（例えば、基準の差動クロックの半周期以下の範囲内）に収まっていれば、クロスポイント補正回路３０及びクロスポイント補正回路４０で差動クロックのクロスポイントを適正レベル近傍に近づけることができる。

しかし、非反転側のクロックのエッジタイミングと反転側のクロックのエッジタイミングとのずれが所定の範囲を外れると、差動クロックのクロスポイントを適正レベル近傍に近づけることが困難になる。

そこで、第２の実施形態では、クロスポイント補正回路による１段階目のクロスポイント補正に対して、比較回路による２段階目のクロスポイント補正を追加することで、非反転側のクロックと反転側のクロックとでのエッジタイミングずれが大きい場合にクロスポイント補正を適正に行えるようにする。

具体的には、半導体装置２０１は、図３に示すように、クロスポイント補正回路３０及びクロスポイント補正回路４０（図１参照）に代えてクロスポイント補正回路２３０及びクロスポイント補正回路２４０を有し、比較回路２５０をさらに有する。図３は、半導体装置２０１の構成を示す図である。

クロスポイント補正回路２３０は、図１に示したプルアップ回路３３、プルダウン回路３４、及び制御回路３５を有しない点でクロスポイント補正回路３０と異なる。クロスポイント補正回路２３０から出力される非反転側のクロックをφＣＫｏｕｔ＿ｐｒｅと呼ぶことにする。

クロスポイント補正回路２４０は、図１に示したプルアップ回路４３、プルダウン回路４４、及び制御回路４５を有しない点でクロスポイント補正回路４０と異なる。クロスポイント補正回路２４０から出力される反転側のクロックをφＢＣＫｏｕｔ＿ｐｒｅと呼ぶことにする。

比較回路２５０は、クロスポイント補正回路２３０の出力側に、且つクロスポイント補正回路２４０の出力側に配されている。比較回路２５０は、入力ノード２５０ａ、入力ノード２５０ｂ、出力ノード２５０ｃ、及び出力ノード２５０ｄを有する。入力ノード２５０ａは、クロスポイント補正回路２３０の出力ノードＯＮ１に接続されている。入力ノード２５０ｂは、クロスポイント補正回路２４０の出力ノードＯＮ２に接続されている。出力ノード２５０ｃは、半導体装置２０１の非反転側の出力ノードとして機能する。出力ノード２５０ｄは、半導体装置２０１の反転側の出力ノードとして機能する。

比較回路２５０は、クロスポイント補正回路２３０からクロックφＣＫｏｕｔ＿ｐｒｅを受け、クロスポイント補正回路２４０からクロックφＢＣＫｏｕｔ＿ｐｒｅを受ける。比較回路２５０は、クロックφＣＫｏｕｔ＿ｐｒｅとクロックφＢＣＫｏｕｔ＿ｐｒｅとを比較し、比較結果として、クロックφＣＫｏｕｔ＿ｐｒｅ及びクロックφＢＣＫｏｕｔ＿ｐｒｅのクロスポイントが補正されたクロックφＣＫｏｕｔ及びクロックφＢＣＫｏｕｔを出力する。

比較回路２５０は、コンパレータＣＰを有する。コンパレータＣＰとしては、入出力間にフィードバックを掛けないように（コンパレート動作するように）構成された差動増幅器が用いられ得る。コンパレータＣＰは、入力ノード２５０ａ、入力ノード２５０ｂと出力ノード２５０ｃ、出力ノード２５０ｄとの間に電気的に挿入されている。コンパレータＣＰは、非反転入力端子（＋）が入力ノード２５０ａ経由でクロスポイント補正回路２３０の出力ノードＯＮ１に電気的に接続され、反転入力端子（−）が入力ノード２５０ｂ経由でクロスポイント補正回路２４０の出力ノードＯＮ２に電気的に接続され、非反転出力端子（＋）が出力ノード２５０ｃに電気的に接続され、反転出力端子（−）が出力ノード２５０ｄに電気的に接続されている。

コンパレータＣＰは、クロスポイント補正回路２３０からクロックφＣＫｏｕｔ＿ｐｒｅを受け、クロスポイント補正回路２４０からクロックφＢＣＫｏｕｔ＿ｐｒｅを受ける。コンパレータＣＰは、クロックφＣＫｏｕｔ＿ｐｒｅとクロックφＢＣＫｏｕｔ＿ｐｒｅとを比較し、クロックφＣＫｏｕｔ＿ｐｒｅのレベルがクロックφＢＣＫｏｕｔ＿ｐｒｅのレベルより高ければ、Ｈレベルを非反転比較結果（クロックφＣＫｏｕｔ）として出力し、Ｌレベルを反転比較結果（クロックφＢＣＫｏｕｔ）として出力する。コンパレータＣＰは、クロックφＣＫｏｕｔ＿ｐｒｅのレベルがクロックφＢＣＫｏｕｔ＿ｐｒｅのレベルより低ければ、Ｌレベルを非反転比較結果（クロックφＣＫｏｕｔ）として出力し、Ｈレベルを反転比較結果（クロックφＢＣＫｏｕｔ）として出力する。これにより、コンパレータＣＰは、クロックφＣＫｏｕｔ＿ｐｒｅ及びクロックφＢＣＫｏｕｔ＿ｐｒｅのクロスポイントが補正されたクロックφＣＫｏｕｔ及びクロックφＢＣＫｏｕｔを出力する。

例えば、非反転側のレシーバ１１及び反転側のレシーバ１２の間における特性の非対称性等が大きい場合、非反転クロックφＣＫ＿１及び反転クロックφＢＣＫ＿１の波形は、図４に実線及び破線で示すように、エッジタイミングのずれが所定の範囲（例えば、基準の差動クロックφＣＫ，φＢＣＫの半周期以下の範囲）を外れることがある。この場合、クロックφＣＫｏｕｔ＿ｐｒｅ及びクロックφＢＣＫｏｕｔ＿ｐｒｅのクロスポイントは、図４に実線及び破線で示すように、適正レベル（例えば、ＨレベルとＬレベルとの中間レベル）からずれやすい。このとき、コンパレータＣＰは、クロックφＣＫｏｕｔ＿ｐｒｅのレベルがクロックφＢＣＫｏｕｔ＿ｐｒｅのレベルより高ければＨレベルをクロックφＣＫｏｕｔとして出力するとともにＬレベルをクロックφＢＣＫｏｕｔとして出力し、クロックφＣＫｏｕｔ＿ｐｒｅのレベルがクロックφＢＣＫｏｕｔ＿ｐｒｅのレベルより低ければＬレベルをクロックφＣＫｏｕｔとして出力するとともにＨレベルをクロックφＢＣＫｏｕｔとして出力する。これにより、コンパレータＣＰは、クロスポイントが適正レベル（例えば、中間レベル）であるクロックφＣＫｏｕｔ及びクロックφＢＣＫｏｕｔを生成し得る。

以上のように、第２の実施形態では、半導体装置２０１において、クロスポイント補正回路２３０，２４０による１段階目のクロスポイント補正に対して、比較回路２５０による２段階目のクロスポイント補正を追加する。これにより、非反転側のクロックと反転側のクロックとでのエッジタイミングずれが大きい場合にクロスポイント補正を適正に行うことができる。

なお、図５に示すように、半導体装置２０１ｉにおいて消費電力を低減するための工夫が加えられてもよい。半導体装置２０１ｉにおいて、比較回路２５０ｉは、図３に示したコンパレータＣＰ（差動増幅器）に代えて「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成の複数のインバータを用いても構成され得る。図５は、第２の実施形態の変形例に係る半導体装置２０１ｉの構成を示す回路図である。

比較回路２５０ｉは、複数のインバータＩＶ３，ＩＶ４，ＩＶ５，ＩＶ６を有する。インバータＩＶ４は、入力ノードが入力ノード２５０ｂ経由でクロスポイント補正回路２４０の出力ノードＯＮ２に電気的に接続され、出力ノードがラインＬ２に電気的に接続されている。ラインＬ２は、インバータＩＶ４の出力側に配されている。ラインＬ２は、インバータＩＶ４の出力ノードと比較回路２５０ｉの出力ノード２５０ｃとを電気的に接続している。出力ノード２５０ｃには、比較回路２５０ｉからクロックφＣＫｏｕｔが出力され得る。

インバータＩＶ３は、入力ノードが入力ノード２５０ａ経由でクロスポイント補正回路２３０の出力ノードＯＮ１に電気的に接続され、出力ノードがラインＬ１に電気的に接続されている。ラインＬ１は、インバータＩＶ３の出力側に配されている。ラインＬ１は、インバータＩＶ３の出力ノードと比較回路２５０ｉの出力ノード２５０ｄとを電気的に接続している。出力ノード２５０ｄには、比較回路２５０ｉからクロックφＢＣＫｏｕｔが出力され得る。

インバータＩＶ５は、ラインＬ１とラインＬ２との間に第１の極性で電気的に挿入されている。第１の極性は、例えば、インバータＩＶ５の入力ノードがラインＬ１に電気的に接続されインバータＩＶ５の出力ノードがラインＬ２に電気的に接続される極性とすることができる。

インバータＩＶ６は、ラインＬ１とラインＬ２との間に第２の極性で電気的に挿入されている。第２の極性は、第１の極性と逆の極性であり、例えば、インバータＩＶ６の出力ノードがラインＬ１に電気的に接続されインバータＩＶ６の入力ノードがラインＬ２に電気的に接続される極性とすることができる。

このように、半導体装置２０１ｉにおいて、比較回路２５０ｉを「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成の複数のインバータを用いて構成する。これにより、電力消費が比較的大きい構成（例えば、差動増幅器における電流源等）を省略でき、半導体装置２０１ｉの消費電力を容易に低減できる。

あるいは、図６に示すように、半導体装置２０１ｊにおいてデューティ比の調整を高精度化するための工夫が加えられてもよい。半導体装置２０１ｊにおいて、比較回路２５０ｊは、図３に示したコンパレータＣＰ（差動増幅器）に代えて「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成を２段で実現する複数のインバータを用いても構成され得る。図６は、第２の実施形態の他の変形例に係る半導体装置２０１ｊの構成を示す回路図である。

比較回路２５０ｊは、比較回路２５０ｉ（図５参照）に対して、複数のインバータＩＶ７，ＩＶ８，ＩＶ９，ＩＶ１０をさらに有する。インバータＩＶ７は、入力ノードがラインＬ１経由でインバータＩＶ３の出力ノードに電気的に接続され、出力ノードがラインＬ３に電気的に接続されている。ラインＬ３は、インバータＩＶ７の出力側に配されている。ラインＬ３は、インバータＩＶ７の出力ノードと比較回路２５０ｊの出力ノード２５０ｄｊとを電気的に接続している。出力ノード２５０ｄｊには、比較回路２５０ｊからクロックφＣＫｏｕｔが出力され得る。

インバータＩＶ８は、入力ノードがラインＬ２経由でインバータＩＶ４の出力ノードに電気的に接続され、出力ノードがラインＬ４に電気的に接続されている。ラインＬ４は、インバータＩＶ８の出力側に配されている。ラインＬ４は、インバータＩＶ８の出力ノードと比較回路２５０ｊの出力ノード２５０ｃｊとを電気的に接続している。出力ノード２５０ｃｊには、比較回路２５０ｊからクロックφＢＣＫｏｕｔが出力され得る。

インバータＩＶ９は、ラインＬ３とラインＬ４との間に第１の極性で電気的に挿入されている。第１の極性は、例えば、インバータＩＶ９の入力ノードがラインＬ３に電気的に接続されインバータＩＶ９の出力ノードがラインＬ４に電気的に接続される極性とすることができる。

インバータＩＶ１０は、ラインＬ３とラインＬ４との間に第２の極性で電気的に挿入されている。第２の極性は、第１の極性と逆の極性であり、例えば、インバータＩＶ１０の出力ノードがラインＬ３に電気的に接続されインバータＩＶ１０の入力ノードがラインＬ４に電気的に接続される極性とすることができる。

このように、半導体装置２０１ｊにおいて、比較回路２５０ｊを「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成を２段で実現する複数のインバータを用いて構成する。これにより、比較回路２５０ｊにおける比較動作の精度を向上できるので、生成後のクロックφＣＫｏｕｔ及びクロックφＢＣＫｏｕｔのクロスポイントを容易に適正レベル（例えば、中間レベル）近傍に近づけることができ、差動クロックのクロスポイントを高精度に補正できる。

（第３の実施形態）
次に、第３の実施形態にかかる半導体装置３０１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

第３の実施形態では、第１の実施形態における工夫と第２の実施形態における工夫とを組み合わせる。

具体的には、半導体装置３０１は、図７に示すように、レシーバ１０、フェーズスプリッタ２０、クロスポイント補正回路３０、及びクロスポイント補正回路４０（図１参照）に加えて、比較回路２５０（図３参照）をさらに有する。図７は、半導体装置３０１の構成を示す図である。

クロスポイント補正回路３０から出力される非反転側のクロックをφＣＫｏｕｔ＿ｐｒｅと呼ぶことにする。クロスポイント補正回路４０から出力される反転側のクロックをφＢＣＫｏｕｔ＿ｐｒｅと呼ぶことにする。比較回路２５０は、クロスポイント補正回路３０の出力側に、且つクロスポイント補正回路４０の出力側に配されている。入力ノード２５０ａは、クロスポイント補正回路３０の出力ノードＯＮ１に接続されている。入力ノード２５０ｂは、クロスポイント補正回路４０の出力ノードＯＮ２に接続されている。

比較回路２５０は、クロスポイント補正回路３０からクロックφＣＫｏｕｔ＿ｐｒｅを受け、クロスポイント補正回路４０からクロックφＢＣＫｏｕｔ＿ｐｒｅを受ける。比較回路２５０は、クロックφＣＫｏｕｔ＿ｐｒｅとクロックφＢＣＫｏｕｔ＿ｐｒｅとを比較し、比較結果として、クロックφＣＫｏｕｔ＿ｐｒｅ及びクロックφＢＣＫｏｕｔ＿ｐｒｅのクロスポイントが補正されたクロックφＣＫｏｕｔ及びクロックφＢＣＫｏｕｔを出力する。比較回路２５０の詳細に関しては、第２の実施形態と同様である。

以上のように、第３の実施形態では、半導体装置３０１のクロスポイント補正回路３０，４０において、電源側の中間ノードをプルアップ可能なプルアップ回路３３，４３とグランド側の中間ノードをプルダウン可能なプルダウン回路３４，４４とを設ける。これにより、１発目の差動クロックについてＤＣＤを抑制でき、１発目の差動クロックを適正に生成することができる。

また、第３の実施形態では、半導体装置３０１において、クロスポイント補正回路３０，４０による１段階目のクロスポイント補正に対して、比較回路２５０による２段階目のクロスポイント補正を追加する。これにより、非反転側のクロックと反転側のクロックとでのエッジタイミングずれが大きい場合にクロスポイント補正を適正に行うことができる。

なお、図８に示すように、半導体装置３０１ｉにおいて消費電力を低減するための工夫が加えられてもよい。半導体装置３０１ｉにおいて、比較回路２５０ｉは、図３に示したコンパレータＣＰ（差動増幅器）に代えて図５に示した「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成の複数のインバータを用いても構成され得る。図８は、第３の実施形態の変形例に係る半導体装置３０１ｉの構成を示す回路図である。比較回路２５０ｉの詳細に関しては、図５について行った説明が適用できる。

あるいは、図９に示すように、半導体装置３０１ｊにおいてデューティ比の調整を高精度化するための工夫が加えられてもよい。半導体装置３０１ｊにおいて、比較回路２５０ｊは、図３に示したコンパレータＣＰ（差動増幅器）に代えて図６に示した「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成を２段で実現する複数のインバータを用いても構成され得る。図９は、第３の実施形態の他の変形例に係る半導体装置３０１ｊの構成を示す回路図である。比較回路２５０ｊの詳細に関しては、図６について行った説明が適用できる。

次に、第１の実施形態〜第３の実施形態及びそれらの変形例にかかる半導体装置が適用されるメモリシステム１００について図１０を用いて説明する。図１０は、第１の実施形態〜第３の実施形態及びそれらの変形例にかかる半導体装置が適用されるメモリシステムの構成を示す図である。

メモリシステム１００は、ホスト２００に接続可能であり、ホスト２００の外部記憶媒体として機能し得る。ホスト２００は、例えば、パーソナルコンピュータであり、メモリシステム１００は、例えば、ＳＳＤである。メモリシステム１００は、コントローラ１１０及び半導体メモリ１２０を有する。コントローラ１１０は、ハードウェアとしての回路であり、ホストインターフェース回路（ホストＩ／Ｆ）１１１、信号処理回路１１２、メモリインターフェース回路（メモリＩ／Ｆ）１１３を有する。

例えば、ホストＩ／Ｆ１１１は、半導体装置１ａを有する。半導体装置１ａは、第１の実施形態〜第３の実施形態及びそれらの変形例にかかる半導体装置のいずれも適用可能である。ホストＩ／Ｆ１１１は、所定の信号をホスト２００から受ける。ホストＩ／Ｆ１１１は、所定の信号から基準の差動クロックφＣＫ，φＢＣＫを生成して半導体装置１ａへ転送する。半導体装置１ａは、基準の差動クロックφＣＫ，φＢＣＫが入力され、基準のクロックφＣＫ，φＢＣＫを用いて、内部用の差動クロックφＣＫｏｕｔ，φＢＣＫｏｕｔを生成して信号処理回路１１２へ供給する。これにより、内部用の差動クロックφＣＫｏｕｔ，φＢＣＫｏｕｔが信号処理回路１１２、メモリＩ／Ｆ１１３、又は半導体メモリ１２０で適正に使用され得る。

メモリＩ／Ｆ１１３は、半導体装置１ｂを有する。半導体装置１ｂは、第１の実施形態〜第３の実施形態及びそれらの変形例にかかる半導体装置のいずれも適用可能である。メモリＩ／Ｆ１１３は、所定の信号を信号処理回路１１２から受ける。メモリＩ／Ｆ１１３は、所定の信号から基準の差動クロックφＣＫ，φＢＣＫを生成して半導体装置１ｂへ転送する。半導体装置１ｂは、基準の差動クロックφＣＫ，φＢＣＫが入力され、基準の差動クロックφＣＫ，φＢＣＫを用いて、内部用の差動クロックφＣＫｏｕｔ，φＢＣＫｏｕｔを生成して使用するか半導体メモリ１２０へ供給する。これにより、内部用の差動クロックφＣＫｏｕｔ，φＢＣＫｏｕｔがメモリＩ／Ｆ１１３又は半導体メモリ１２０で適正に使用され得る。

半導体メモリ１２０は、半導体装置１ｃを有する。半導体装置１ｃは、第１の実施形態〜第３の実施形態及びそれらの変形例にかかる半導体装置のいずれも適用可能である。メモリＩ／Ｆ１１３は、所定の信号を信号処理回路１１２から受ける。メモリＩ／Ｆ１１３は、所定の信号から基準の差動クロックφＣＫ，φＢＣＫを生成して半導体メモリ１２０へ供給する。半導体メモリ１２０は、供給された基準の差動クロックφＣＫ，φＢＣＫを半導体装置１ｃへ転送する。半導体装置１ｃは、基準の差動クロックφＣＫ，φＢＣＫが入力され、基準の差動クロックφＣＫ，φＢＣＫを用いて、内部用の差動クロックφＣＫｏｕｔ，φＢＣＫｏｕｔを生成して使用するか半導体メモリ１２０における他の回路へ供給する。これにより、内部用の差動クロックφＣＫｏｕｔ，φＢＣＫｏｕｔが半導体メモリ１２０で適正に使用され得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２０１，２０１ｉ，２０１ｊ，３０１，３０１ｉ，３０１ｊ 半導体装置、１００ メモリシステム。

Claims (13)

1. 第１の入力ノードにゲートが共通接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタの間に、第２の入力ノードにゲートが共通接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタが配された第１の入力回路と、
   前記第１の入力回路の出力側の第１のノードに第１のインバータを介して接続された第２のノードにゲートが共通接続された第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタの間に、前記第１の入力ノードにゲートが共通接続され前記第１のノードにドレインが共通接続された第４のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタと、前記第２の入力ノードにゲートが共通接続され前記第１のノードにドレインが共通接続された第５のＰＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタと、が並列に配された第１のラッチ回路と、
   前記第１の入力回路における前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのソースとの間の第３のノードと、前記第１のラッチ回路における前記第３のＰＭＯＳトランジスタのドレインと前記第４のＰＭＯＳトランジスタのソース及び前記第５のＰＭＯＳトランジスタのソースとの間の第４のノードとに接続された第１のプルアップ回路と、
   前記第１の入力回路における前記第１のＮＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのソースとの間の第５のノードと、前記第１のラッチ回路における前記第３のＮＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのソース及び前記第５のＮＭＯＳトランジスタのソースとの間の第６のノードとに接続された第１のプルダウン回路と、
   を備えた半導体装置。
2. 前記第１のプルアップ回路は、
   電源電位と前記第３のノードとの間に電気的に挿入された第１のプルアップスイッチと、
   前記電源電位と前記第４のノードとの間に電気的に挿入された第２のプルアップスイッチと、
   を有し、
   前記第１のプルダウン回路は、
   グランド電位と前記第５のノードとの間に電気的に挿入された第１のプルダウンスイッチと、
   前記グランド電位と前記第６のノードとの間に電気的に挿入された第２のプルダウンスイッチと、
   を有する
   請求項１に記載の半導体装置。
3. 前記第１のプルアップ回路は、前記第１の入力ノードに入力される第１のクロックと前記第２の入力ノードに入力される第２のクロックとの両方が第１のレベルであることに応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオンさせ、前記第１のクロックと前記第２のクロックとの少なくとも一方が前記第１のレベルと異なる第２のレベルであることに応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオフさせ、
   前記第１のプルダウン回路は、前記第１のクロックと前記第２のクロックとの両方が前記第２のレベルであることに応じて、前記第１のプルダウンスイッチ及び前記第２のプルダウンスイッチをオンさせ、前記第１のクロックと前記第２のクロックとの少なくとも一方が前記第１のレベルであることに応じて、前記第１のプルダウンスイッチ及び前記第２のプルダウンスイッチをオフさせる
   請求項２に記載の半導体装置。
4. 第３の入力ノードにゲートが共通接続された第６のＰＭＯＳトランジスタ及び第６のＮＭＯＳトランジスタの間に、第４の入力ノードにゲートが共通接続された第７のＰＭＯＳトランジスタ及び第７のＮＭＯＳトランジスタが配された第２の入力回路と、
   前記第２の入力回路の出力側の第７のノードに第２のインバータを介して接続された第８のノードにゲートが共通接続された第８のＰＭＯＳトランジスタ及び第８のＮＭＯＳトランジスタの間に、前記第３の入力ノードにゲートが共通接続され前記第７のノードにドレインが共通接続された第９のＰＭＯＳトランジスタ及び第９のＮＭＯＳトランジスタと前記第４の入力ノードにゲートが共通接続され前記第７のノードにドレインが共通接続された第１０のＰＭＯＳトランジスタ及び第１０のＮＭＯＳトランジスタとが並列に配された第２のラッチ回路と、
   前記第２の入力回路における前記第６のＰＭＯＳトランジスタのドレインと前記第７のＰＭＯＳトランジスタのソースとの間の第９のノードと、前記第２のラッチ回路における前記第８のＰＭＯＳトランジスタのドレインと前記第９のＰＭＯＳトランジスタのソース及び前記第１０のＰＭＯＳトランジスタのソースとの間の第１０のノードとに接続された第２のプルアップ回路と、
   前記第２の入力回路における前記第６のＮＭＯＳトランジスタのドレインと前記第７のＮＭＯＳトランジスタのソースとの間の第１１のノードと、前記第２のラッチ回路における前記第８のＮＭＯＳトランジスタのドレインと前記第９のＮＭＯＳトランジスタのソース及び前記第１０のＮＭＯＳトランジスタのソースとの間の第１２のノードとに接続された第２のプルダウン回路と、
   をさらに備えた
   請求項１に記載の半導体装置。
5. 前記第１のラッチ回路の出力ノード及び前記第２のラッチ回路の出力ノードに接続された比較回路をさらに備えた
   請求項４に記載の半導体装置。
6. 前記第１のプルアップ回路は、
   電源電位と前記第３のノードとの間に電気的に挿入された第１のプルアップスイッチと、
   前記電源電位と前記第４のノードとの間に電気的に挿入された第２のプルアップスイッチと、
   を有し、
   前記第１のプルダウン回路は、
   グランド電位と前記第５のノードとの間に電気的に挿入された第１のプルダウンスイッチと、
   前記グランド電位と前記第６のノードとの間に電気的に挿入された第２のプルダウンスイッチと、
   を有し、
   前記第２のプルアップ回路は、
   前記電源電位と前記第９のノードとの間に電気的に挿入された第３のプルアップスイッチと、
   前記電源電位と前記第１０のノードとの間に電気的に挿入された第４のプルアップスイッチと、
   を有し、
   前記第２のプルダウン回路は、
   グランド電位と前記第１１のノードとの間に電気的に挿入された第３のプルダウンスイッチと、
   前記グランド電位と前記第１２のノードとの間に電気的に挿入された第４のプルダウンスイッチと、
   を有する
   請求項４に記載の半導体装置。
7. 前記第１のプルアップ回路は、前記第１の入力ノードに入力される第１のクロックと前記第２の入力ノードに入力される第２のクロックとの両方が第１のレベルであることに応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオンさせ、前記第１のクロックと前記第２のクロックとの少なくとも一方が第２のレベルであることに応じて、前記第１のプルアップスイッチ及び前記第２のプルアップスイッチをオフさせ、
   前記第１のプルダウン回路は、前記第１のクロックと前記第２のクロックとの両方が前記第２のレベルであることに応じて、前記第１のプルダウンスイッチ及び前記第２のプルダウンスイッチをオンさせ、前記第１のクロックと前記第２のクロックとの少なくとも一方が前記第１のレベルであることに応じて、前記第１のプルダウンスイッチ及び前記第２のプルダウンスイッチをオフさせ、
   前記第２のプルアップ回路は、前記第３の入力ノードに入力される第３のクロックと前記第４の入力ノードに入力される第４のクロックとの両方が前記第１のレベルであることに応じて、前記第３のプルアップスイッチ及び前記第４のプルアップスイッチをオンさせ、前記第３のクロックと前記第４のクロックとの少なくとも一方が前記第２のレベルであることに応じて、前記第３のプルアップスイッチ及び前記第４のプルアップスイッチをオフさせ、
   前記第２のプルダウン回路は、前記第３のクロックと前記第４のクロックとの両方が前記第２のレベルであることに応じて、前記第３のプルダウンスイッチ及び前記第４のプルダウンスイッチをオンさせ、前記第３のクロックと前記第４のクロックとの少なくとも一方が前記第１のレベルであることに応じて、前記第３のプルダウンスイッチ及び前記第４のプルダウンスイッチをオフさせる
   請求項６に記載の半導体装置。
8. 前記比較回路は、前記第１のラッチ回路の出力ノードに接続された非反転入力端子と前記第２のラッチ回路の出力ノードに接続された反転入力端子とを有するコンパレータを含む
   請求項５に記載の半導体装置。
9. 前記比較回路は、
   前記第１のラッチ回路の出力ノードに接続された第３のインバータと、
   前記第２のラッチ回路の出力ノードに接続された第４のインバータと、
   前記第３のインバータの出力側に配された第１のラインと前記第４のインバータの出力側に配された第２のラインとの間に第１の極性で電気的に挿入された第５のインバータと、
   前記第１のラインと前記第２のラインとの間に前記第１の極性と逆の第２の極性で電気的に挿入された第６のインバータと、
   を有する
   請求項５に記載の半導体装置。
10. 第１の入力ノードにゲートが共通接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタの間に、第２の入力ノードにゲートが共通接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタが配された第１の入力回路と、
    前記第１の入力回路の出力側の第１のノードに第１のインバータを介して接続された第２のノードにゲートが共通接続された第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタの間に、前記第１の入力ノードにゲートが共通接続され前記第１のノードにドレインが共通接続された第４のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタと、前記第２の入力ノードにゲートが共通接続され前記第１のノードにドレインが共通接続された第５のＰＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタと、が並列に配された第１のラッチ回路と、
    第３の入力ノードにゲートが共通接続された第６のＰＭＯＳトランジスタ及び第６のＮＭＯＳトランジスタの間に、第４の入力ノードにゲートが共通接続された第７のＰＭＯＳトランジスタ及び第７のＮＭＯＳトランジスタが配された第２の入力回路と、
    前記第２の入力回路の出力側の第３のノードに第２のインバータを介して接続された第４のノードにゲートが共通接続された第８のＰＭＯＳトランジスタ及び第８のＮＭＯＳトランジスタの間に、前記第３の入力ノードにゲートが共通接続され前記第３のノードにドレインが共通接続された第９のＰＭＯＳトランジスタ及び第９のＮＭＯＳトランジスタと、前記第４の入力ノードにゲートが共通接続され前記第３のノードにドレインが共通接続された第１０のＰＭＯＳトランジスタ及び第１０のＮＭＯＳトランジスタと、が並列に配された第２のラッチ回路と、
    前記第１のラッチ回路の出力ノード及び前記第２のラッチ回路の出力ノードに接続された比較回路と、
    を備えた半導体装置。
11. 前記比較回路は、前記第１のラッチ回路の出力ノードに接続された非反転入力端子と前記第２のラッチ回路の出力ノードに接続された反転入力端子とを有するコンパレータを含む
    請求項１０に記載の半導体装置。
12. 前記比較回路は、
    前記第１のラッチ回路の出力ノードに接続された第３のインバータと、
    前記第２のラッチ回路の出力ノードに接続された第４のインバータと、
    前記第３のインバータの出力側に配された第１のラインと前記第４のインバータの出力側に配された第２のラインとの間に第１の極性で電気的に挿入された第５のインバータと、
    前記第１のラインと前記第２のラインとの間に前記第１の極性と逆の第２の極性で電気的に挿入された第６のインバータと、
    を有する
    請求項１０に記載の半導体装置。
13. 差動クロックを生成する請求項１から１２のいずれか１項に記載の半導体装置と、
    前記生成された差動クロックを用いて動作する半導体メモリと、
    を備えたメモリシステム。

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