JP2000305528A - レベル変換回路およびこれを用いた液晶表示装置 - Google Patents
レベル変換回路およびこれを用いた液晶表示装置Info
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Abstract
(57)【要約】
【課題】 第１のレベルの２相のクロックをレベル変換
し、かつ位相合わせして第２のレベルの２相のクロック
として出力する場合に、レベル変換の際のクロックのデ
ューティ比が崩れると、第２のレベルの２相のクロック
のデューティ比が５０％からずれる。 【解決手段】 互いに逆相の２相のクロックを例えば昇
圧し、相互の位相を合わせて出力する構成のレベル変換
回路において、互いに逆相の２相のクロックのレベルを
変換する手段として２つのレベルシフタ１１，１２を設
け、これらレベルシフタ１１，１２に対して２相のクロ
ックを互いに逆相で入力するとともに、これらレベルシ
フタ１１，１２から出力される各１相のクロックを位相
合わせ回路１５に供給し、この位相合わせ回路１５にお
いて相互の位相合わせを行ってデューティ比５０％の互
いに逆相の２相のクロックとして出力するようにする。
し、かつ位相合わせして第２のレベルの２相のクロック
として出力する場合に、レベル変換の際のクロックのデ
ューティ比が崩れると、第２のレベルの２相のクロック
のデューティ比が５０％からずれる。 【解決手段】 互いに逆相の２相のクロックを例えば昇
圧し、相互の位相を合わせて出力する構成のレベル変換
回路において、互いに逆相の２相のクロックのレベルを
変換する手段として２つのレベルシフタ１１，１２を設
け、これらレベルシフタ１１，１２に対して２相のクロ
ックを互いに逆相で入力するとともに、これらレベルシ
フタ１１，１２から出力される各１相のクロックを位相
合わせ回路１５に供給し、この位相合わせ回路１５にお
いて相互の位相合わせを行ってデューティ比５０％の互
いに逆相の２相のクロックとして出力するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、レベル変換回路お
よびこれを用いた液晶表示装置に関し、特に第１のレベ
ルの互いに逆相の２相のクロック信号を、第２のレベル
の互いに逆相の２相のクロック信号に変換するレベル変
換回路およびこれを水平走査系や垂直走査系等における
クロック信号のレベル変換に用いたアクティブマトリク
ス型液晶表示装置に関する。
よびこれを用いた液晶表示装置に関し、特に第１のレベ
ルの互いに逆相の２相のクロック信号を、第２のレベル
の互いに逆相の２相のクロック信号に変換するレベル変
換回路およびこれを水平走査系や垂直走査系等における
クロック信号のレベル変換に用いたアクティブマトリク
ス型液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置（ＬＣＤ；Liquid Crystal
Display）では、近年、低消費電力化を目的として、透
明絶縁基板上に画素がマトリクス状に配置されてなるＬ
ＣＤパネルに対して、外部からクロック信号等を与える
周辺回路の低電圧化が進められている。これに対して、
例えば、各画素のスイッチング素子として薄膜トランジ
スタ（ＴＦＴ；thin film transistor）を用いたアティ
ブマトリクス型ＴＦＴ液晶表示装置においては、薄膜ト
ランジスタの駆動能力が低かったり、あるいは液晶のダ
イナミックレンジが例えば９Ｖ程度であることから、Ｌ
ＣＤパネル内部で用いるクロック信号としては、ある程
度の振幅のものが必要となる。
Display）では、近年、低消費電力化を目的として、透
明絶縁基板上に画素がマトリクス状に配置されてなるＬ
ＣＤパネルに対して、外部からクロック信号等を与える
周辺回路の低電圧化が進められている。これに対して、
例えば、各画素のスイッチング素子として薄膜トランジ
スタ（ＴＦＴ；thin film transistor）を用いたアティ
ブマトリクス型ＴＦＴ液晶表示装置においては、薄膜ト
ランジスタの駆動能力が低かったり、あるいは液晶のダ
イナミックレンジが例えば９Ｖ程度であることから、Ｌ
ＣＤパネル内部で用いるクロック信号としては、ある程
度の振幅のものが必要となる。
【０００３】そのために、ＬＣＤパネルの内部にレベル
変換回路を内蔵することになる。一例として、ＬＣＤパ
ネルの外部から５Ｖのクロック信号を入力し、このクロ
ック信号をレベル変換回路で５Ｖのクロック信号から１
５Ｖのクロック信号にレベル変換し、この１５Ｖのクロ
ック信号を水平走査系や垂直走査系に供給する構成が採
られる。従来のレベル変換回路の構成の一例を図７に示
す。ここでは、水平クロックのレベル変換の場合を例に
採って説明する。
変換回路を内蔵することになる。一例として、ＬＣＤパ
ネルの外部から５Ｖのクロック信号を入力し、このクロ
ック信号をレベル変換回路で５Ｖのクロック信号から１
５Ｖのクロック信号にレベル変換し、この１５Ｖのクロ
ック信号を水平走査系や垂直走査系に供給する構成が採
られる。従来のレベル変換回路の構成の一例を図７に示
す。ここでは、水平クロックのレベル変換の場合を例に
採って説明する。
【０００４】図７において、例えば５Ｖの互いに逆相の
２相の水平クロックＨＣＫ，ＨＣＫＸは、レベルシフタ
（ＬＶＬ）１０１の２入力となる。レベルシフタ１０１
は、５Ｖの２相の水平クロックＨＣＫ，ＨＣＫＸを例え
ば１５Ｖの１相のクロックＶ０に変換して出力する。こ
の１相のクロックＶ０は、インバータ１０２で位相反転
されてクロックＶ１として位相合わせ回路１０３に供給
される。
２相の水平クロックＨＣＫ，ＨＣＫＸは、レベルシフタ
（ＬＶＬ）１０１の２入力となる。レベルシフタ１０１
は、５Ｖの２相の水平クロックＨＣＫ，ＨＣＫＸを例え
ば１５Ｖの１相のクロックＶ０に変換して出力する。こ
の１相のクロックＶ０は、インバータ１０２で位相反転
されてクロックＶ１として位相合わせ回路１０３に供給
される。
【０００５】位相合わせ回路１０３は、１相のクロック
Ｖ１から互いに逆相の２相のクロックを生成するため
に、一方の信号経路に２個縦続接続されて設けられた２
つのインバータ１０４，１０５と、他方の信号経路に１
個設けられたインバータ１０６と、インバータ１０７，
１０８が互いに逆方向で並列接続され、インバータ１０
５，１０６の各出力クロックをラッチするラッチ回路１
０９と、このラッチ回路１０９の２つの出力クロックを
２相の水平クロックＶ２（ＨＣＫ），Ｖ３（ＨＣＫＸ）
として出力するインバータ１１０，１１１とから構成さ
れている。
Ｖ１から互いに逆相の２相のクロックを生成するため
に、一方の信号経路に２個縦続接続されて設けられた２
つのインバータ１０４，１０５と、他方の信号経路に１
個設けられたインバータ１０６と、インバータ１０７，
１０８が互いに逆方向で並列接続され、インバータ１０
５，１０６の各出力クロックをラッチするラッチ回路１
０９と、このラッチ回路１０９の２つの出力クロックを
２相の水平クロックＶ２（ＨＣＫ），Ｖ３（ＨＣＫＸ）
として出力するインバータ１１０，１１１とから構成さ
れている。
【０００６】次に、上記構成の従来のレベル変換回路の
回路動作について、図８のタイミングチャートを用いて
説明する。なお、図８のタイミングチャートにおいて、
波形（ａ）〜（ｆ）は、図７の各部（ａ）〜（ｆ）の波
形をそれぞれ対応関係を持って示している。
回路動作について、図８のタイミングチャートを用いて
説明する。なお、図８のタイミングチャートにおいて、
波形（ａ）〜（ｆ）は、図７の各部（ａ）〜（ｆ）の波
形をそれぞれ対応関係を持って示している。
【０００７】互いに逆相の２相の水平クロックＨＣＫ，
ＨＣＫＸは、レベルシフタ１０１でレベルシフト（昇
圧）され、さらにインバータ１０２で位相反転されて１
相のクロックＶ１（ａ）となって位相合わせ回路１０３
に供給される。この位相合わせ回路１０３において、１
相のクロックＶ１（ａ）はインバータ１０４で位相反転
されることで、クロックＶ１（ａ）に対して若干位相が
遅れたクロック（ｂ）となる。
ＨＣＫＸは、レベルシフタ１０１でレベルシフト（昇
圧）され、さらにインバータ１０２で位相反転されて１
相のクロックＶ１（ａ）となって位相合わせ回路１０３
に供給される。この位相合わせ回路１０３において、１
相のクロックＶ１（ａ）はインバータ１０４で位相反転
されることで、クロックＶ１（ａ）に対して若干位相が
遅れたクロック（ｂ）となる。
【０００８】このクロック（ｂ）はインバータ１０５で
さらに位相反転されてラッチ回路１０９にその一方の入
力として与えられるが、このとき、ラッチ回路１０９を
構成するインバータ１０７，１０８の作用により、ラッ
チ回路１０９にその他方の入力として与えられるインバ
ータ１０６の出力波形（ｃ）の立ち上がりとインバータ
１０５の出力波形（ｄ）の立ち下がりの位相が揃い、ま
たインバータ１０５の出力波形（ｄ）の立ち上がりとイ
ンバータ１０６の出力波形（ｃ）の立ち下がりの位相も
揃う。
さらに位相反転されてラッチ回路１０９にその一方の入
力として与えられるが、このとき、ラッチ回路１０９を
構成するインバータ１０７，１０８の作用により、ラッ
チ回路１０９にその他方の入力として与えられるインバ
ータ１０６の出力波形（ｃ）の立ち上がりとインバータ
１０５の出力波形（ｄ）の立ち下がりの位相が揃い、ま
たインバータ１０５の出力波形（ｄ）の立ち上がりとイ
ンバータ１０６の出力波形（ｃ）の立ち下がりの位相も
揃う。
【０００９】このようにして、位相合わせ回路１０３で
は、１相のクロックＶ１（ａ）から互いに逆相の２相の
クロック（ｃ），（ｄ）を生成するとともに、２相のク
ロック（ｃ），（ｄ）の相互の位相を合わせる処理が行
われる。そして、２相のクロック（ｄ），（ｃ）は、イ
ンバータ１１０，１１１で波形整形されて、デューティ
比が５０％の逆相の２相の水平クロックＨＣＫ（ｆ），
ＨＣＫＸ（ｅ）として出力され、水平走査回路を構成す
る水平シフトレジスタ（図示せず）に供給される。
は、１相のクロックＶ１（ａ）から互いに逆相の２相の
クロック（ｃ），（ｄ）を生成するとともに、２相のク
ロック（ｃ），（ｄ）の相互の位相を合わせる処理が行
われる。そして、２相のクロック（ｄ），（ｃ）は、イ
ンバータ１１０，１１１で波形整形されて、デューティ
比が５０％の逆相の２相の水平クロックＨＣＫ（ｆ），
ＨＣＫＸ（ｅ）として出力され、水平走査回路を構成す
る水平シフトレジスタ（図示せず）に供給される。
【００１０】
【発明が解決しようとする課題】上記構成のレベル変換
回路において、電源電圧の変動等によってレベルシフタ
１０１の出力クロックＶ０のデューティ比が崩れると、
図９のタイミングチャートに示すように、２相の水平ク
ロックＨＣＫ，ＨＣＫＸのデューティ比（期間ｔ１と期
間ｔ２の比）が５０％からずれる。
回路において、電源電圧の変動等によってレベルシフタ
１０１の出力クロックＶ０のデューティ比が崩れると、
図９のタイミングチャートに示すように、２相の水平ク
ロックＨＣＫ，ＨＣＫＸのデューティ比（期間ｔ１と期
間ｔ２の比）が５０％からずれる。
【００１１】一方、水平走査回路においては、この２相
の水平クロックＨＣＫ，ＨＣＫＸに同期して水平シフト
レジスタが動作し、当該水平シフトレジスタの各転送段
（……，Ｓ／Ｒｎ，Ｓ／Ｒｎ＋１，……）から、映像信
号をサンプリングするためのサンプリングパルス（…
…，ＨＳＷＤｎ，ＨＳＷＤｎ＋１，……）が生成される
ことになる。
の水平クロックＨＣＫ，ＨＣＫＸに同期して水平シフト
レジスタが動作し、当該水平シフトレジスタの各転送段
（……，Ｓ／Ｒｎ，Ｓ／Ｒｎ＋１，……）から、映像信
号をサンプリングするためのサンプリングパルス（…
…，ＨＳＷＤｎ，ＨＳＷＤｎ＋１，……）が生成される
ことになる。
【００１２】したがって、２相の水平クロックＨＣＫ，
ＨＣＫＸのデューティ比が５０％からずれると、映像信
号が画素配列のｎ列目ではサンプリングパルスＨＳＷＤ
ｎに基づいてＶｎ電位まで書き込まれるが、ｎ＋１列目
ではサンプリングパルスＨＳＷＤｎ＋１に基づいてＶｎ
＋１電位までしか書き込まれない。これにより、隣り合
う画素列間で書込みレベルにΔＶ（＝Ｖｎ−Ｖｎ＋１）
の差が生じ、それが列方向において繰り返される。その
結果、図１０に示すように、タテ縞不良として画質劣化
を引き起こすことになる。
ＨＣＫＸのデューティ比が５０％からずれると、映像信
号が画素配列のｎ列目ではサンプリングパルスＨＳＷＤ
ｎに基づいてＶｎ電位まで書き込まれるが、ｎ＋１列目
ではサンプリングパルスＨＳＷＤｎ＋１に基づいてＶｎ
＋１電位までしか書き込まれない。これにより、隣り合
う画素列間で書込みレベルにΔＶ（＝Ｖｎ−Ｖｎ＋１）
の差が生じ、それが列方向において繰り返される。その
結果、図１０に示すように、タテ縞不良として画質劣化
を引き起こすことになる。
【００１３】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、電源電圧の変動等に
よってレベルシフタの出力クロックのデューティ比が崩
れても、最終的に出力する２相のクロック信号のデュー
ティ比を５０％に維持できるレベル変換回路および２相
の水平クロックのデューティ比のずれに伴うタテ縞不良
を改善し、画質を向上できる液晶表示装置を提供するこ
とにある。
であり、その目的とするところは、電源電圧の変動等に
よってレベルシフタの出力クロックのデューティ比が崩
れても、最終的に出力する２相のクロック信号のデュー
ティ比を５０％に維持できるレベル変換回路および２相
の水平クロックのデューティ比のずれに伴うタテ縞不良
を改善し、画質を向上できる液晶表示装置を提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明によるレベル変換
回路は、第１のレベルの互いに逆相の２相のクロック信
号を２入力とし、この２相のクロック信号を第２のレベ
ルの１相のクロック信号に変換して出力する第１のレベ
ル変換手段と、上記２相のクロック信号を第１のレベル
変換手段とは逆相で２入力とし、この２相のクロック信
号を第２のレベルの１相のクロック信号に変換して出力
する第２のレベル変換手段と、第１，第２のレベル変換
手段から出力される各１相のクロック信号の相互の位相
を合わせて第２のレベルの互いに逆相の２相のクロック
信号として出力する位相合わせ手段とを備えた構成とな
っている。そして、本発明による液晶表示装置は、上記
構成のレベル変換回路を、水平走査系や垂直走査系等に
おけるクロック信号のレベル変換回路として用いてい
る。
回路は、第１のレベルの互いに逆相の２相のクロック信
号を２入力とし、この２相のクロック信号を第２のレベ
ルの１相のクロック信号に変換して出力する第１のレベ
ル変換手段と、上記２相のクロック信号を第１のレベル
変換手段とは逆相で２入力とし、この２相のクロック信
号を第２のレベルの１相のクロック信号に変換して出力
する第２のレベル変換手段と、第１，第２のレベル変換
手段から出力される各１相のクロック信号の相互の位相
を合わせて第２のレベルの互いに逆相の２相のクロック
信号として出力する位相合わせ手段とを備えた構成とな
っている。そして、本発明による液晶表示装置は、上記
構成のレベル変換回路を、水平走査系や垂直走査系等に
おけるクロック信号のレベル変換回路として用いてい
る。
【００１５】上記構成のレベル変換回路において、互い
に逆相の２相のクロック信号は、第１，第２のレベル変
換手段でレベルシフトされ、それぞれ１相のクロック信
号として出力される。これらレベル変換手段から出力さ
れる各１相のクロック信号は位相合わせ手段に供給され
る。このとき、２つのクロック信号は、同一周期でかつ
デューティ比が同じ、位相が互いに１８０°ずれた関係
となる。そして、２つのクロック信号は位相合わせ手段
で位相が合わされることで、互いに逆相でかつデューテ
ィ比が５０％の２相のクロック信号として出力される。
に逆相の２相のクロック信号は、第１，第２のレベル変
換手段でレベルシフトされ、それぞれ１相のクロック信
号として出力される。これらレベル変換手段から出力さ
れる各１相のクロック信号は位相合わせ手段に供給され
る。このとき、２つのクロック信号は、同一周期でかつ
デューティ比が同じ、位相が互いに１８０°ずれた関係
となる。そして、２つのクロック信号は位相合わせ手段
で位相が合わされることで、互いに逆相でかつデューテ
ィ比が５０％の２相のクロック信号として出力される。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係るレベル変換回路の回路例を示すブロック
図である。
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係るレベル変換回路の回路例を示すブロック
図である。
【００１７】図１において、本実施形態に係るレベル変
換回路は、例えば５Ｖの互いに逆相の２相のクロックＣ
Ｋ，ＣＫＸを、例えば１５Ｖの同一周期の２相のクロッ
クに変換する第１，第２のレベル変換手段である２つの
レベルシフタ（ＬＶＬ）１１，１２と、この２つのレベ
ルシフタ１１，１２の各出力クロックの位相を反転する
２つのインバータ１３，１４と、この２つのインバータ
１３，１４の各出力クロックの位相を合わせる位相合わ
せ回路１５とを有する構成となっている。
換回路は、例えば５Ｖの互いに逆相の２相のクロックＣ
Ｋ，ＣＫＸを、例えば１５Ｖの同一周期の２相のクロッ
クに変換する第１，第２のレベル変換手段である２つの
レベルシフタ（ＬＶＬ）１１，１２と、この２つのレベ
ルシフタ１１，１２の各出力クロックの位相を反転する
２つのインバータ１３，１４と、この２つのインバータ
１３，１４の各出力クロックの位相を合わせる位相合わ
せ回路１５とを有する構成となっている。
【００１８】上記構成のレベル変換回路において、互い
に逆相の２相のクロックＣＫ，ＣＫＸは、レベルシフタ
１１のａ，ｂ入力になるとともに、レベルシフタ１２の
ｂ，ａ入力になる。すなわち、レベルシフタ１１，１２
には、２相のクロックＣＫ，ＣＫＸが互いに逆相で入力
されることになる。レベルシフタ１１，１２は各々ほぼ
等しい回路特性を持ち、互いに逆相の１相のクロックを
それぞれ出力する。これらレベルシフタ１１，１２とし
て用いられる２入力１出力のレベルシフタの回路構成の
一例を図２に示す。
に逆相の２相のクロックＣＫ，ＣＫＸは、レベルシフタ
１１のａ，ｂ入力になるとともに、レベルシフタ１２の
ｂ，ａ入力になる。すなわち、レベルシフタ１１，１２
には、２相のクロックＣＫ，ＣＫＸが互いに逆相で入力
されることになる。レベルシフタ１１，１２は各々ほぼ
等しい回路特性を持ち、互いに逆相の１相のクロックを
それぞれ出力する。これらレベルシフタ１１，１２とし
て用いられる２入力１出力のレベルシフタの回路構成の
一例を図２に示す。
【００１９】図２において、一方の回路入力端子２１と
電源電圧ＶＤＤ（例えば、１５Ｖ）の電源ライン２２と
の間には、ダイオード接続のＮｃｈＭＯＳトランジスタ
Ｑ１１と電流源２３とが直列に接続されている。また、
他方の回路入力端子２４と電源ライン２２との間には、
ダイオード接続のＮｃｈＭＯＳトランジスタＱ１２と電
流源２５とが直列に接続されている。
電源電圧ＶＤＤ（例えば、１５Ｖ）の電源ライン２２と
の間には、ダイオード接続のＮｃｈＭＯＳトランジスタ
Ｑ１１と電流源２３とが直列に接続されている。また、
他方の回路入力端子２４と電源ライン２２との間には、
ダイオード接続のＮｃｈＭＯＳトランジスタＱ１２と電
流源２５とが直列に接続されている。
【００２０】ＮｃｈＭＯＳトランジスタＱ１１のベース
には、ＮｃｈＭＯＳトランジスタＱ１３のベースが接続
されている。このＮｃｈＭＯＳトランジスタＱ１３のソ
ースは、回路入力端子２４に接続されている。また、Ｎ
ｃｈＭＯＳトランジスタＱ１２のベースには、ＮｃｈＭ
ＯＳトランジスタＱ１４のベースが接続されている。こ
のＮｃｈＭＯＳトランジスタＱ１４のソースは、回路入
力端子２１に接続されている。
には、ＮｃｈＭＯＳトランジスタＱ１３のベースが接続
されている。このＮｃｈＭＯＳトランジスタＱ１３のソ
ースは、回路入力端子２４に接続されている。また、Ｎ
ｃｈＭＯＳトランジスタＱ１２のベースには、ＮｃｈＭ
ＯＳトランジスタＱ１４のベースが接続されている。こ
のＮｃｈＭＯＳトランジスタＱ１４のソースは、回路入
力端子２１に接続されている。
【００２１】ＮｃｈＭＯＳトランジスタＱ１３，Ｑ１４
の各ドレインと電源ライン２２との間には、ダイオード
接続のＰｃｈＭＯＳトランジスタＱ１５と、このＰｃｈ
ＭＯＳトランジスタＱ１５とゲートが共通に接続された
ＰｃｈＭＯＳトランジスタＱ１６とからなるカレントミ
ラー回路２６が接続されている。そして、ＮｃｈＭＯＳ
トランジスタＱ１４とＰｃｈＭＯＳトランジスタＱ１６
のドレイン共通接続点から出力ＯＵＴが導出されるよう
になっている。
の各ドレインと電源ライン２２との間には、ダイオード
接続のＰｃｈＭＯＳトランジスタＱ１５と、このＰｃｈ
ＭＯＳトランジスタＱ１５とゲートが共通に接続された
ＰｃｈＭＯＳトランジスタＱ１６とからなるカレントミ
ラー回路２６が接続されている。そして、ＮｃｈＭＯＳ
トランジスタＱ１４とＰｃｈＭＯＳトランジスタＱ１６
のドレイン共通接続点から出力ＯＵＴが導出されるよう
になっている。
【００２２】かかる構成の２入力１出力のレベルシフタ
を、図１のレベルシフタ１１として用いるときには、一
方の回路入力端子２１にクロックＣＫが、他方の回路入
力端子２４にクロックＣＫＸがそれぞれ入力され、出力
ＯＵＴとしてクロックＣＫと同相のクロックが導出され
る。また、レベルシフタ１２として用いるときには、一
方の回路入力端子２１にクロックＣＫＸが、他方の回路
入力端子２４にクロックＣＫがそれぞれ入力され、出力
ＯＵＴとしてクロックＣＫＸと同相のクロックが導出さ
れる。
を、図１のレベルシフタ１１として用いるときには、一
方の回路入力端子２１にクロックＣＫが、他方の回路入
力端子２４にクロックＣＫＸがそれぞれ入力され、出力
ＯＵＴとしてクロックＣＫと同相のクロックが導出され
る。また、レベルシフタ１２として用いるときには、一
方の回路入力端子２１にクロックＣＫＸが、他方の回路
入力端子２４にクロックＣＫがそれぞれ入力され、出力
ＯＵＴとしてクロックＣＫＸと同相のクロックが導出さ
れる。
【００２３】再び図１において、位相合わせ回路１５
は、インバータ１３，１４の各出力クロックの位相を反
転するインバータ１５１，１５２と、インバータ１５
３，１５４が互いに逆方向に並列接続され、インバータ
１５１，１５２の各出力クロックをラッチするラッチ回
路１５５と、このラッチ回路１５５の２つの出力クロッ
クの位相を反転し、互いに逆相の２相のクロックＣＫ，
ＣＫＸとして出力するインバータ１５６，５７とを有す
る構成となっている。
は、インバータ１３，１４の各出力クロックの位相を反
転するインバータ１５１，１５２と、インバータ１５
３，１５４が互いに逆方向に並列接続され、インバータ
１５１，１５２の各出力クロックをラッチするラッチ回
路１５５と、このラッチ回路１５５の２つの出力クロッ
クの位相を反転し、互いに逆相の２相のクロックＣＫ，
ＣＫＸとして出力するインバータ１５６，５７とを有す
る構成となっている。
【００２４】次に、上記構成の本実施形態に係るレベル
変換回路の回路動作について、図３のタイミングチャー
トを用いて説明する。なお、図３のタイミングチャート
において、波形（ａ）〜（ｆ）は、図１の各部（ａ）〜
（ｆ）の波形をそれぞれ対応関係を持って示している。
変換回路の回路動作について、図３のタイミングチャー
トを用いて説明する。なお、図３のタイミングチャート
において、波形（ａ）〜（ｆ）は、図１の各部（ａ）〜
（ｆ）の波形をそれぞれ対応関係を持って示している。
【００２５】また、ここでは、電源電圧の変動等によっ
てレベルシフタ１１，１２の出力クロックのデューティ
比が崩れた場合を例に採って示している。ここで、電源
電圧の変動等とは、入力の電源電圧の設定を変えたりす
る場合や、デバイスのばらつきがあった場合等である。
てレベルシフタ１１，１２の出力クロックのデューティ
比が崩れた場合を例に採って示している。ここで、電源
電圧の変動等とは、入力の電源電圧の設定を変えたりす
る場合や、デバイスのばらつきがあった場合等である。
【００２６】互いに逆相の２相のクロックＣＫ，ＣＫＸ
は、レベルシフタ１１，１２でそれぞれレベルシフト
（昇圧）され、さらにインバータ１３，１４で位相反転
されてそれぞれ１相のクロック（ａ），（ｂ）となって
位相合わせ回路１５に供給される。このとき、２つのク
ロック（ａ），（ｂ）は、同一周期でかつデューティ比
が同じ、位相が互いに１８０°ずれた関係となる。
は、レベルシフタ１１，１２でそれぞれレベルシフト
（昇圧）され、さらにインバータ１３，１４で位相反転
されてそれぞれ１相のクロック（ａ），（ｂ）となって
位相合わせ回路１５に供給される。このとき、２つのク
ロック（ａ），（ｂ）は、同一周期でかつデューティ比
が同じ、位相が互いに１８０°ずれた関係となる。
【００２７】この２つのクロック（ａ），（ｂ）が位相
合わせ回路１５に入力され、インバータ１５１，１５２
でそれぞれ位相反転されてラッチ回路１５５に供給され
る。このとき、インバータ１５３，１５４の作用によ
り、一方のラッチ出力クロック（ｃ）の立ち下がりに対
して他方のラッチ出力クロック（ｄ）の立ち上がりの位
相が合わされ、他方のラッチ出力クロック（ｄ）の立ち
下がりに対して一方のラッチ出力クロック（ｃ）の立ち
上がりの位相が合わされる。
合わせ回路１５に入力され、インバータ１５１，１５２
でそれぞれ位相反転されてラッチ回路１５５に供給され
る。このとき、インバータ１５３，１５４の作用によ
り、一方のラッチ出力クロック（ｃ）の立ち下がりに対
して他方のラッチ出力クロック（ｄ）の立ち上がりの位
相が合わされ、他方のラッチ出力クロック（ｄ）の立ち
下がりに対して一方のラッチ出力クロック（ｃ）の立ち
上がりの位相が合わされる。
【００２８】そして、２つのラッチ出力クロック
（ｃ），（ｄ）は、インバータ１５６，１５７で波形整
形されて、２相のクロックＣＫ，ＣＫＸとして出力され
る。このとき、位相合わせ回路１５に入力される２つの
クロック（ａ），（ｂ）は位相が互いに１８０°ずれた
関係にあるとともに、同一周期でかつデューティ比が同
じであることから、最終的に出力される２相のクロック
ＣＫ，ＣＫＸは互いに逆相でかつデューティ比が５０％
の波形となる。
（ｃ），（ｄ）は、インバータ１５６，１５７で波形整
形されて、２相のクロックＣＫ，ＣＫＸとして出力され
る。このとき、位相合わせ回路１５に入力される２つの
クロック（ａ），（ｂ）は位相が互いに１８０°ずれた
関係にあるとともに、同一周期でかつデューティ比が同
じであることから、最終的に出力される２相のクロック
ＣＫ，ＣＫＸは互いに逆相でかつデューティ比が５０％
の波形となる。
【００２９】上述したように、互いに逆相の２相のクロ
ックを例えば昇圧し、相互の位相を合わせて出力する構
成のレベル変換回路において、互いに逆相の２相のクロ
ックのレベルを変換する手段として２つのレベルシフタ
１１，１２を設け、これらレベルシフタ１１，１２に対
して２相のクロックを互いに逆相で入力し、レベルシフ
タ１１，１２の各出力クロックの位相を合わせるように
したことにより、電源電圧の変動等によってレベルシフ
タ１１，１２の各出力クロックのデューティ比が崩れた
としても、これら出力クロックの相互の関係が同一周期
でかつデューティ比が同じとなるため、最終的に、互い
に逆相でかつデューティ比が５０％の２相のクロックＣ
Ｋ，ＣＫＸを得ることができる。
ックを例えば昇圧し、相互の位相を合わせて出力する構
成のレベル変換回路において、互いに逆相の２相のクロ
ックのレベルを変換する手段として２つのレベルシフタ
１１，１２を設け、これらレベルシフタ１１，１２に対
して２相のクロックを互いに逆相で入力し、レベルシフ
タ１１，１２の各出力クロックの位相を合わせるように
したことにより、電源電圧の変動等によってレベルシフ
タ１１，１２の各出力クロックのデューティ比が崩れた
としても、これら出力クロックの相互の関係が同一周期
でかつデューティ比が同じとなるため、最終的に、互い
に逆相でかつデューティ比が５０％の２相のクロックＣ
Ｋ，ＣＫＸを得ることができる。
【００３０】図４に、電源電圧ＶＤＤが８Ｖ，１３Ｖ，
１８Ｖの場合のデューティ比のシミュレーション結果を
示す。図４において、（Ａ）は従来例の場合のシミュレ
ーション結果を、（Ｂ）は本発明の場合のシミュレーシ
ョン結果をそれぞれ示している。図４（Ａ），（Ｂ）の
各シミュレーション結果から明らかなように、従来例
（Ａ）では、特にＶＤＤ＝８Ｖの場合にデューティ比が
大きく崩れているのに対して、本発明（Ｂ）では、電源
電圧ＶＤＤの変動に関係なくデューティ比がほぼ一定で
あることがわかる。
１８Ｖの場合のデューティ比のシミュレーション結果を
示す。図４において、（Ａ）は従来例の場合のシミュレ
ーション結果を、（Ｂ）は本発明の場合のシミュレーシ
ョン結果をそれぞれ示している。図４（Ａ），（Ｂ）の
各シミュレーション結果から明らかなように、従来例
（Ａ）では、特にＶＤＤ＝８Ｖの場合にデューティ比が
大きく崩れているのに対して、本発明（Ｂ）では、電源
電圧ＶＤＤの変動に関係なくデューティ比がほぼ一定で
あることがわかる。
【００３１】図５に、クロックの高レベル期間の時間を
ｔ１、低レベル期間の時間をｔ２とし、時間差（ｔ１−
ｔ２）をΔｔとしたときの、電源電圧ＶＤＤに対する時
間差Δｔのシミュレーション結果を示す。同図から明ら
かなように、従来例（図中、点線で示す）の場合には、
電源電圧ＶＤＤが１４Ｖ以下では時間差Δｔが１０ｎｓ
ｅｃを超え、特に８Ｖのときには５０ｎｓｅｃ近くにな
るのに対して、本発明（図中、実線で示す）の場合に
は、電源電圧ＶＤＤが８Ｖ〜１８Ｖの全範囲において３
ｎｓｅｃ以下になり、デューティ比のずれが小さいこと
がわかる。
ｔ１、低レベル期間の時間をｔ２とし、時間差（ｔ１−
ｔ２）をΔｔとしたときの、電源電圧ＶＤＤに対する時
間差Δｔのシミュレーション結果を示す。同図から明ら
かなように、従来例（図中、点線で示す）の場合には、
電源電圧ＶＤＤが１４Ｖ以下では時間差Δｔが１０ｎｓ
ｅｃを超え、特に８Ｖのときには５０ｎｓｅｃ近くにな
るのに対して、本発明（図中、実線で示す）の場合に
は、電源電圧ＶＤＤが８Ｖ〜１８Ｖの全範囲において３
ｎｓｅｃ以下になり、デューティ比のずれが小さいこと
がわかる。
【００３２】図６は、水平走査系における２相の水平ク
ロックＨＣＫ，ＨＣＫＸのレベル変換回路として、上記
構成のレベル変換回路を用いた本発明に係る点順次駆動
方式のアクティブマトリクス型ＴＦＴ液晶表示装置の構
成例を示す回路図である。ここでは、簡単のために、４
行４列の画素配列の場合を例に採って示している。
ロックＨＣＫ，ＨＣＫＸのレベル変換回路として、上記
構成のレベル変換回路を用いた本発明に係る点順次駆動
方式のアクティブマトリクス型ＴＦＴ液晶表示装置の構
成例を示す回路図である。ここでは、簡単のために、４
行４列の画素配列の場合を例に採って示している。
【００３３】図６において、ゲートラインＶｇ１〜Ｖｇ
４の各々と信号ラインｓｉｇ１〜ｓｉｇ４の各々の交差
部に、画素３１がマトリクス状に配置されて画素部３２
を構成している。画素３１は、ゲート電極がゲートライ
ンＶｇ１〜Ｖｇ４に、ソース電極（又は、ドレイン電
極）が信号ラインｓｉｇ１〜ｓｉｇ４にそれぞれ接続さ
れた薄膜トランジスタＴＦＴと、この薄膜トランジスタ
ＴＦＴのドレイン電極（又は、ソース電極）に画素電極
が接続された液晶セルＬＣと、薄膜トランジスタＴＦＴ
のドレイン電極に一方の電極が接続された保持容量Ｃｓ
とを有する構成となっている。
４の各々と信号ラインｓｉｇ１〜ｓｉｇ４の各々の交差
部に、画素３１がマトリクス状に配置されて画素部３２
を構成している。画素３１は、ゲート電極がゲートライ
ンＶｇ１〜Ｖｇ４に、ソース電極（又は、ドレイン電
極）が信号ラインｓｉｇ１〜ｓｉｇ４にそれぞれ接続さ
れた薄膜トランジスタＴＦＴと、この薄膜トランジスタ
ＴＦＴのドレイン電極（又は、ソース電極）に画素電極
が接続された液晶セルＬＣと、薄膜トランジスタＴＦＴ
のドレイン電極に一方の電極が接続された保持容量Ｃｓ
とを有する構成となっている。
【００３４】これら画素３１の各々において、液晶セル
ＬＣの対向電極および保持容量Ｃｓの他方の電極は各画
素間で共通にＣｓライン３３に接続されている。そし
て、このＣｓライン３３を介して所定の直流電圧がコモ
ン電圧Ｖｃｏｍとして、液晶セルＬＣの対向電極および
保持容量Ｃｓの他方の電極にそれぞれ与えられるように
なっている。
ＬＣの対向電極および保持容量Ｃｓの他方の電極は各画
素間で共通にＣｓライン３３に接続されている。そし
て、このＣｓライン３３を介して所定の直流電圧がコモ
ン電圧Ｖｃｏｍとして、液晶セルＬＣの対向電極および
保持容量Ｃｓの他方の電極にそれぞれ与えられるように
なっている。
【００３５】スキャンドライバ３４は、１垂直期間（１
フィールド期間）ごとにゲートラインＶｇ１〜Ｖｇ４を
順次走査して画素３１を行単位で選択する処理を行う。
一方、ソースドライバ３５は、映像信号ｖｉｄｅｏを１
水平期間（１Ｈ）ごとに順次サンプリングし、スキャン
ドライバ３４によって選択された行の画素３１に対して
書き込む処理を行う。そのために、ソースドライバ３５
には、互いに逆相の２相の水平クロックＨＣＫ，ＨＣＫ
Ｘに同期してサンプリングパルスＶｈ１〜Ｖｈ４を順次
出力する水平シフトレジスタ３６が設けられている。
フィールド期間）ごとにゲートラインＶｇ１〜Ｖｇ４を
順次走査して画素３１を行単位で選択する処理を行う。
一方、ソースドライバ３５は、映像信号ｖｉｄｅｏを１
水平期間（１Ｈ）ごとに順次サンプリングし、スキャン
ドライバ３４によって選択された行の画素３１に対して
書き込む処理を行う。そのために、ソースドライバ３５
には、互いに逆相の２相の水平クロックＨＣＫ，ＨＣＫ
Ｘに同期してサンプリングパルスＶｈ１〜Ｖｈ４を順次
出力する水平シフトレジスタ３６が設けられている。
【００３６】このソースドライバ３５において、画素部
３２の信号ラインｓｉｇ１〜ｓｉｇ４の各々と、映像信
号ｖｉｄｅｏを伝送する映像信号ライン３７との間に、
サンプリングスイッチｓｗ１〜ｓｗ４がそれぞれ接続さ
れている。そして、これらサンプリングスイッチｓｗ１
〜ｓｗ４は、水平シフトレジスタ３６の各転送段から順
に出力されるサンプリングパルスＶｈ１〜Ｖｈ４に応答
して順次オンするようになっている。
３２の信号ラインｓｉｇ１〜ｓｉｇ４の各々と、映像信
号ｖｉｄｅｏを伝送する映像信号ライン３７との間に、
サンプリングスイッチｓｗ１〜ｓｗ４がそれぞれ接続さ
れている。そして、これらサンプリングスイッチｓｗ１
〜ｓｗ４は、水平シフトレジスタ３６の各転送段から順
に出力されるサンプリングパルスＶｈ１〜Ｖｈ４に応答
して順次オンするようになっている。
【００３７】また、水平シフトレジスタ３６に供給され
る互いに逆相の２相の水平クロックＨＣＫ，ＨＣＫＸ
は、ＬＣＤパネル（図示せず）の外部から例えば５Ｖの
クロックとして入力される。そして、この５Ｖの水平ク
ロックＨＣＫ，ＨＣＫＸは、レベル変換回路３８で例え
ば１５Ｖのクロックにレベル変換されて水平シフトレジ
スタ３６に供給される。このレベル変換回路３８とし
て、図１に示した回路構成のレベル変換回路が用いられ
る。
る互いに逆相の２相の水平クロックＨＣＫ，ＨＣＫＸ
は、ＬＣＤパネル（図示せず）の外部から例えば５Ｖの
クロックとして入力される。そして、この５Ｖの水平ク
ロックＨＣＫ，ＨＣＫＸは、レベル変換回路３８で例え
ば１５Ｖのクロックにレベル変換されて水平シフトレジ
スタ３６に供給される。このレベル変換回路３８とし
て、図１に示した回路構成のレベル変換回路が用いられ
る。
【００３８】このように、点順次駆動方式アクティブマ
トリクス型ＴＦＴ液晶表示装置において、ＬＣＤパネル
の外部から入力される水平クロックＨＣＫ，ＨＣＫＸを
昇圧するレベル変換回路３８として、図１に示すよう
に、２つのレベルシフタ１１，１２を設け、これらレベ
ルシフタ１１，１２に対して２相のクロックを互いに逆
相で入力し、レベルシフタ１１，１２の各出力クロック
の位相を合わせる構成のレベル変換回路を用いたことに
より、先述したように、当該レベル変換回路は電源電圧
の変動等によってレベルシフタ１１，１２の各出力クロ
ックのデューティ比が崩れたとしても、互いに逆相でか
つデューティ比が５０％の２相のクロックＣＫ，ＣＫＸ
を得ることができる。その結果、２相の水平クロックＨ
ＣＫ，ＨＣＫＸのデューティ比の崩れに伴うタテ縞不良
を改善できるため、画質を向上できることになる。
トリクス型ＴＦＴ液晶表示装置において、ＬＣＤパネル
の外部から入力される水平クロックＨＣＫ，ＨＣＫＸを
昇圧するレベル変換回路３８として、図１に示すよう
に、２つのレベルシフタ１１，１２を設け、これらレベ
ルシフタ１１，１２に対して２相のクロックを互いに逆
相で入力し、レベルシフタ１１，１２の各出力クロック
の位相を合わせる構成のレベル変換回路を用いたことに
より、先述したように、当該レベル変換回路は電源電圧
の変動等によってレベルシフタ１１，１２の各出力クロ
ックのデューティ比が崩れたとしても、互いに逆相でか
つデューティ比が５０％の２相のクロックＣＫ，ＣＫＸ
を得ることができる。その結果、２相の水平クロックＨ
ＣＫ，ＨＣＫＸのデューティ比の崩れに伴うタテ縞不良
を改善できるため、画質を向上できることになる。
【００３９】なお、本適用例では、本発明に係るレベル
変換回路を、水平クロックＨＣＫ，ＨＣＫＸのレベルを
昇圧するレベル変換回路３８として用いる場合を例に採
って説明したが、スキャンドライバ３４に供給する垂直
クロックＶＣＫ，ＶＣＫＸ等のクロック信号のレベルを
昇圧するレベル変換回路として用いることも可能であ
る。
変換回路を、水平クロックＨＣＫ，ＨＣＫＸのレベルを
昇圧するレベル変換回路３８として用いる場合を例に採
って説明したが、スキャンドライバ３４に供給する垂直
クロックＶＣＫ，ＶＣＫＸ等のクロック信号のレベルを
昇圧するレベル変換回路として用いることも可能であ
る。
【００４０】また、液晶表示装置におけるレベル変換回
路への適用に限らず、電源電圧の変動等によってデュー
ティ比が崩れる懸念のあるパルス信号に対するレベル変
換回路全般、さらにはパルス信号のレベルを昇圧するタ
イプのレベル変換回路に限らず、パルス信号のレベルを
降圧するタイプのレベル変換回路にも同様に適用可能で
ある。
路への適用に限らず、電源電圧の変動等によってデュー
ティ比が崩れる懸念のあるパルス信号に対するレベル変
換回路全般、さらにはパルス信号のレベルを昇圧するタ
イプのレベル変換回路に限らず、パルス信号のレベルを
降圧するタイプのレベル変換回路にも同様に適用可能で
ある。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
互いに逆相の２相のクロック信号をレベル変換し、相互
の位相を合わせて出力する構成のレベル変換回路におい
て、２つのレベル変換手段を設け、これらレベル変換手
段に対して２相のクロック信号を互いに逆相で入力し、
この２つのレベル変換手段から出力される各１相のクロ
ックの相互の位相を合わせるようにしたことにより、電
源電圧の変動等によってレベル変換手段の各出力クロッ
クのデューティ比が崩れたとしても、これら出力クロッ
クの関係が同一周期でかつデューティ比が同じとなるた
め、互いに逆相でかつデューティ比が５０％の２相のク
ロック信号を得ることができる。
互いに逆相の２相のクロック信号をレベル変換し、相互
の位相を合わせて出力する構成のレベル変換回路におい
て、２つのレベル変換手段を設け、これらレベル変換手
段に対して２相のクロック信号を互いに逆相で入力し、
この２つのレベル変換手段から出力される各１相のクロ
ックの相互の位相を合わせるようにしたことにより、電
源電圧の変動等によってレベル変換手段の各出力クロッ
クのデューティ比が崩れたとしても、これら出力クロッ
クの関係が同一周期でかつデューティ比が同じとなるた
め、互いに逆相でかつデューティ比が５０％の２相のク
ロック信号を得ることができる。
【００４２】また、本発明に係るレベル変換回路を、液
晶表示装置の例えば水平クロックのレベル変換に用いる
ことにより、電源電圧の変動等によってレベルシフト後
のクロックのデューティ比が崩れた場合であっても、互
いに逆相でかつデューティ比が５０％の２相の水平クロ
ックを得ることができることから、２相の水平クロック
のデューティ比のずれに伴うタテ縞不良を改善できるた
め、画質を向上できることになる。
晶表示装置の例えば水平クロックのレベル変換に用いる
ことにより、電源電圧の変動等によってレベルシフト後
のクロックのデューティ比が崩れた場合であっても、互
いに逆相でかつデューティ比が５０％の２相の水平クロ
ックを得ることができることから、２相の水平クロック
のデューティ比のずれに伴うタテ縞不良を改善できるた
め、画質を向上できることになる。
【図１】本発明の一実施形態に係るレベル変換回路の回
路例を示すブロック図である。
路例を示すブロック図である。
【図２】２入力１出力のレベルシフタの回路構成の一例
を示す回路図である。
を示す回路図である。
【図３】本発明の一実施形態に係るレベル変換回路の回
路動作を説明するためのタイミングチャートである。
路動作を説明するためのタイミングチャートである。
【図４】電源電圧ＶＤＤに応じて変化するデューティ比
のシミュレーション結果を示す図であり、（Ａ）は従来
例の場合のシミュレーション結果を、（Ｂ）は本発明の
場合のシミュレーション結果をそれぞれ示している。
のシミュレーション結果を示す図であり、（Ａ）は従来
例の場合のシミュレーション結果を、（Ｂ）は本発明の
場合のシミュレーション結果をそれぞれ示している。
【図５】クロック信号の高レベル期間と低レベル期間の
時間差Δｔの電源電圧ＶＤＤに対する変化のシミュレー
ション結果を示す図である。
時間差Δｔの電源電圧ＶＤＤに対する変化のシミュレー
ション結果を示す図である。
【図６】本発明に係る点順次駆動方式のアクティブマト
リクス型ＴＦＴ液晶表示装置の構成例を示す回路図であ
る。
リクス型ＴＦＴ液晶表示装置の構成例を示す回路図であ
る。
【図７】従来のレベル変換回路の構成の一例を示すブロ
ック図である。
ック図である。
【図８】従来例の回路動作を説明するためのタイミング
チャートである。
チャートである。
【図９】従来例の課題を説明するためのタイミングチャ
ートである。
ートである。
【図１０】タテ縞不良を示す図である。
１１，１２…レベルシフタ、１５…位相合わせ回路、２
６…カレントミラー回路、３１…画素、３４…スキャン
ドライバ、３５…ソースドライバ、３６…水平シフトレ
ジスタ、３８…レベル変換回路
６…カレントミラー回路、３１…画素、３４…スキャン
ドライバ、３５…ソースドライバ、３６…水平シフトレ
ジスタ、３８…レベル変換回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA42 NA53 NC03 NC16 NC22 NC26 NC34 NC44 ND15 ND34 5C006 BB16 BF04 BF27 BF46 FA21 FA47 5C080 AA10 BB05 DD05 FF11 JJ01 JJ02 JJ03 JJ04 JJ05 5J039 CC04 EE03 KK16 KK17 KK26 MM01 MM06 NN02
Claims (5)
- 【請求項１】 第１のレベルの互いに逆相の２相のクロ
ック信号を２入力とし、この２相のクロック信号を第２
のレベルの１相のクロック信号に変換して出力する第１
のレベル変換手段と、 前記２相のクロック信号を前記第１のレベル変換手段と
は逆相で２入力とし、この２相のクロック信号を第２の
レベルの１相のクロック信号に変換して出力する第２の
レベル変換手段と、 前記第１，第２のレベル変換手段から出力される各１相
のクロック信号の相互の位相を合わせて第２のレベルの
互いに逆相の２相のクロック信号として出力する位相合
わせ手段とを備えたことを特徴とするレベル変換回路。 - 【請求項２】 前記第１，第２のレベル変換手段は各々
ほぼ等しい回路特性を持つことを特徴とする請求項１記
載のレベル変換回路。 - 【請求項３】 第１のレベルの互いに逆相の２相のクロ
ック信号を２入力とし、この２相のクロック信号を第２
のレベルの１相のクロック信号に変換して出力する第１
のレベル変換手段と、 前記２相のクロック信号を前記第１のレベル変換手段と
は逆相で２入力とし、この２相のクロック信号を第２の
レベルの１相のクロック信号に変換して出力する第２の
レベル変換手段と、 前記第１，第２のレベル変換手段から出力される各１相
のクロック信号の相互の位相を合わせて第２のレベルの
互いに逆相の２相のクロック信号として出力する位相合
わせ手段とを備えたレベル変換回路を用いたことを特徴
とする液晶表示装置。 - 【請求項４】 前記第１，第２のレベル変換手段は各々
ほぼ等しい回路特性を持つことを特徴とする請求項３記
載の液晶表示装置。 - 【請求項５】 前記第１，第２のレベル変換手段に入力
される２相のクロック信号は、水平走査または垂直走査
のためのクロック信号であることを特徴とする請求項３
記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11113078A JP2000305528A (ja) | 1999-04-21 | 1999-04-21 | レベル変換回路およびこれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11113078A JP2000305528A (ja) | 1999-04-21 | 1999-04-21 | レベル変換回路およびこれを用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000305528A true JP2000305528A (ja) | 2000-11-02 |
Family
ID=14602932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11113078A Pending JP2000305528A (ja) | 1999-04-21 | 1999-04-21 | レベル変換回路およびこれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000305528A (ja) |
Cited By (13)
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| JP2004046085A (ja) * | 2002-05-17 | 2004-02-12 | Sharp Corp | レベルシフタ回路およびそれを備えた表示装置 |
| JP2004336553A (ja) * | 2003-05-09 | 2004-11-25 | Fujitsu Ltd | 遅延補償機能付き差動クロック生成回路 |
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| JP2005311790A (ja) * | 2004-04-22 | 2005-11-04 | Toshiba Matsushita Display Technology Co Ltd | 信号レベル変換回路および該回路を用いた液晶表示装置 |
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| CN100397441C (zh) * | 2002-05-24 | 2008-06-25 | 富士通株式会社 | 半导体器件、显示器件以及信号传输系统 |
| US7400168B2 (en) | 2005-04-04 | 2008-07-15 | Nec Electronics Corporation | Semiconductor device with level conversion circuit |
| JP2011004182A (ja) * | 2009-06-18 | 2011-01-06 | Fujitsu Semiconductor Ltd | 差動受信回路 |
| JP2012034311A (ja) * | 2010-08-03 | 2012-02-16 | Honda Motor Co Ltd | 信号送受信手段 |
| US8610510B2 (en) | 2011-01-14 | 2013-12-17 | Samsung Electronics Co., Ltd. | Limiter circuit and voltage controlled oscillator including the same |
| US10762937B2 (en) | 2018-07-27 | 2020-09-01 | Toshiba Memory Corporation | Semiconductor device and memory system |
-
1999
- 1999-04-21 JP JP11113078A patent/JP2000305528A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060130 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091008 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091008 |