JP2003101390A - クロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力クロックに基づいて互いに逆相の出力ク
ロックを発生させるクロック発生回路において、その出
力クロックの逆相期間を最大にすること。 【解決手段】 この発明は、２つのインバータ１１、１
２を直列に接続して第１経路２３を形成する第１の回路
２１と、３つのインバータ１３〜１５を直列に接続して
第２経路２４を形成する第２の回路２２とを備えたもの
である。また、第１の回路２１の終段のインバータ１２
と、第２の回路２２の終段のインバータ１５とをたすき
掛けに接続した。これにより、その両インバータ１２、
１５から互いに逆相のクロックを取り出すようにした。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、入力クロックに基
づき、互いに逆相のクロックを発生させるクロック発生
回路に関するものである。 【０００２】 【従来の技術】従来、この種のクロック発生回路の一例
としては、図５に示すものが知られている。このクロッ
ク発生回路は、図５に示すように、インバータ１とイン
バータ２とを直列に接続し、インバータ１の入力側を入
力端子３に接続し、インバータ２の出力側を出力端子４
と接続し、かつ、インバータ２の入力側を出力端子５と
接続するようにしたものである。 【０００３】このような構成からなるクロック発生回路
では、入力端子３に入力クロックＡが入力されると、出
力端子４、５から、図６に示すような互いに逆相のクロ
ックＣ、Ｄが取り出される。上記のような構成からなる
従来のクロック発生回路では、インバータ２に信号遅延
があるので、インバータ２の出力であるクロックＣは、
図６に示すようになる。このため、図６に示すように、
従来のクロック発生回路では、その出力であるクロック
ＣとクロックＤとが同時に反転している完全反転期間Ｔ
が、信号遅延のない場合に比べて短くなるという不都合
がある。 【０００４】インバータ２によるクロックＣの遅延時間
はクロックの周波数の高低にかかわらず同じであるの
で、その完全反転期間Ｔは、インバータ１に入力される
入力クロックＡの周波数が高くなってその周期が短くな
ればなるほど、その短くなる割合が相対的に大きくな
る。 【０００５】 【発明が解決しようとする課題】ところで、フリップフ
ロップ回路やラッチ回路では、その状態（記憶状態）の
変化やその状態の切り換えのためにＭＯＳトランジスタ
などからなるスイッチが使用されている。そのＭＯＳト
ランジスタのオンオフには、上記の従来のクロック発生
回路からのクロックＣ、Ｄが使用されている。 【０００６】しかし、従来のクロック発生回路からのク
ロックＣ、Ｄを用いてＭＯＳトランジスタなどをオンオ
フ動作させると、上記の完全反転時間Ｔが短くなるため
に、ＭＯＳトランジスタが完全にオンしている時間が短
くなる。このため、フリップフロップ回路やラッチ回路
は、理想的な動作周波数よりも遅い周波数でしか動作で
きなくなるという不都合がある。 【０００７】このような不都合を解消するために、図５
の破線で示すように、図示の位置に遅延回路６を設ける
ようにすればよい。しかし、遅延回路６が簡便な場合に
は、インバータ２の遅延を完全に補償することが一般に
困難である。また、遅延回路６の構成が複雑になると、
回路規模が大きくなる上に短周期で反転する入力に対応
できないという新たな不都合が発生してしまう。 【０００８】そこで、本発明の目的は、上記の点に鑑
み、入力クロックに基づいて互いに逆相の出力クロック
を発生させるクロック発生回路において、その出力クロ
ックの逆相期間を最大にするようにしたクロック発生回
路を提供することにある。 【０００９】 【課題を解決するための手段】上記課題を解決して本発
明の目的を達成するために、請求項１に記載の発明は、
以下のように構成した。すなわち、請求項１に記載の発
明は、入力クロックに基づき、互いに逆相のクロックを
発生させるクロック発生回路であって、前記入力クロッ
クに基づき位相が互いに反転した第１のクロックと第２
のクロックを、それぞれ生成する第１の回路および第２
の回路とを備え、第１の回路は前記第１のクロックを反
転して出力する第１のインバータを含み、前記第２の回
路は前記第２のクロックを反転して出力する第２のイン
バータを含み、さらに、前記第１のインバータの出力側
を前記第２のインバータの入力側に接続し、前記第２の
インバータの出力側を前記第１のインバータの入力側に
接続し、前記第１のインバータと前記第２のインバータ
の各出力が、互いに逆相のクロックを出力することを特
徴とするものである。 【００１０】このような構成からなる本発明では、入力
クロックが、第１の回路と、第２のの回路に分岐してそ
れぞれ入力される。第１の回路からの出力と、第２の回
路のうちの途中の出力（第２の回路の第２のインバータ
に入力される出力）との合成により、第１の回路の出力
端子から一方のクロックが得られる。同様に、第２の回
路からの出力と、第１の回路のうちの途中の出力（第１
の回路の第１のインバータに入力される出力）との合成
により、第２の回路の出力端子から他方のクロックが得
られる。 【００１１】このように得られる両クロックは、互いに
位相が逆相であり、その遅れがないものとなる。このた
め、その両クロックは、その逆相の期間が最大となる。 【００１２】 【発明の実施の形態】以下、本発明のクロック発生回路
の実施形態の構成について、図１を参照して説明する。
本発明のクロック発生回路の実施形態は、図１に示すよ
うに、２つのインバータ１１、１２を直列に接続して第
１経路２３を形成する第１の回路２１と、３つのインバ
ータ１３〜１５を直列に接続して第２経路２４を形成す
る第２の回路２２とを備え、かつ、第１の回路２１の終
段のインバータ１２と、第２の回路２２の終段のインバ
ータ１５とをたすき掛けに接続し、その両インバータ１
２、１５から互いに逆相のクロックを取り出すようにし
たものである。 【００１３】さらに具体的に説明すると、この実施形態
は、１つの入力端子１６と２つの出力端子１７、１８を
備えている。入力端子１６と出力端子１７との間には、
第１回路２１を形成する２つのインバータ１１、１２が
直列に接続されている。また、入力端子１６と出力端子
１８との間には、第２の回路２２を形成する３つのイン
バータ１３〜１５が直列に接続されている。 【００１４】インバータ１２とインバータ１５とは、互
いにその出力を入力として帰還するようにたすき掛けに
接続されている。すなわち、インバータ１２の出力端子
がインバータ１５の入力端子に接続され、インバータ１
５の出力端子がインバータ１２の入力端子に接続されて
いる。次に、このような構成からなる実施形態の動作の
概要について、図１および図２を参照して説明する。 【００１５】入力端子１６に入力クロックＡが入力され
ると、その入力クロックＡが、第１経路２３を形成する
第１の回路２１と、第２経路２４を形成する第２の回路
２２に分岐してそれぞれ入力される。その入力クロック
Ａは、第１経路２３をたどるとインバータ１１、１２の
順に遅れ、第２経路２４をたどるとインバータ１３、１
４、１５の順に遅れたものとなる。 【００１６】出力端子１７から出力されるクロックＣ
は、第１経路２３では２つのインバータ１１、１２の分
だけ遅れ、第２経路２４では２つのインバータ１３、１
４分だけ遅れ、いずれの経路でも遅れはインバータが２
つ分となる。そして、出力端子１７から出力されるクロ
ックＣは、そのインバータ１１、１２で遅れたクロック
と、そのインバータ１３、１４で遅れたクロックとを合
成したものとなり、その遅れは第１経路２３での遅れと
第２経路２４での遅れを平均したものとなる。 【００１７】一方、出力端子１８から出力されるクロッ
クＤは、第１経路２３では１つのインバータ１１の分だ
け遅れ、第２経路２４では３つのインバータ１３〜１５
の分だけ遅れ、両経路ではその遅れが異なる。しかし、
出力端子１８から出力されるクロックＤは、そのインバ
ータ１１で遅れたクロックと、そのインバータ１３〜１
５で遅れたクロックとを合成したものとなる。そのクロ
ックＤの遅れは、第１経路２３での遅れと第２経路２４
での遅れを平均したものとなり、この平均化した遅れは
上記のクロックＣの平均化した遅れと同じになる。 【００１８】このような動作により、クロックＣとクロ
ックＤは、図２に示すように互いに位相が逆相となり、
その遅れがないものとなる。このため、その両クロック
は、その逆相の期間Ｔが最大となる。次に、この実施形
態の動作の詳細について、図３および図４を参照して説
明する。 【００１９】ここでは、出力端子１７から出力されるク
ロックＣについては、第１経路２３と第２経路２４によ
る遅れは実質的に同一と考えてその平均をとらないよう
にし、出力端子１８から出力されるクロックＤについて
は、第１経路２３と第２経路２４による遅れに差異があ
るので、その平均をとるような回路とした。このため、
以下の説明は、図３のように点線で示す部分の接続を省
略した回路で行うものとする。 【００２０】いま、図３の入力端子１６に、図４（Ａ）
に示すような入力クロックＡが入力され、その入力クロ
ックＡが時刻ｔ１で立ち上がりを開始したものとする。
インバータ１３の出力Ｂとインバータ１１の出力Ｄ１と
は、その入力クロックＡの立ち上がりの開始から所定の
遅延時間を経過後の時刻ｔ２において、図４（Ｂ）
（Ｄ）に示すようにそれぞれ立ち下がりを開始する。 【００２１】インバータ１４の出力Ｃは、時刻ｔ２の立
ち上がりから所定の遅延時間の経過後の時刻ｔ３におい
て、図４（Ｃ）に示すように立ち上がりを開始する。時
刻ｔ３から所定の遅延時間の経過後の時刻ｔ４におい
て、インバータ１５の出力Ｄ２は、立ち下がりを開始す
る。その後、時刻ｔ５になると、図４（Ｂ）（Ｄ）に示
すように、インバータ１３の出力Ｂとインバータ１１の
出力Ｄ１は、立ち下がりを終了する。次に、時刻ｔ６に
なると、インバータ１４の出力Ｃは、立ち上がりを終了
する。さらに、時刻ｔ７になると、インバータ１５の出
力Ｄ２は、立ち下がりを終了する。 【００２２】ところで、第２経路２４のインバータ１
３、１４の出力Ｂ、Ｃは、第１経路２３のインバータ１
１、１２の出力に相当する。このため、出力端子１７の
出力は、図４（Ｃ）に示すインバータ１４の出力Ｃと同
じになり、その遅れはインバータが２つ分となる。一
方、出力端子１８の出力Ｄは、第１経路２３のインバー
タ１１の出力Ｄ１と、第２経路２４のインバータ１５の
出力Ｄ２との合成となる（図４（Ｄ）（Ｅ）（Ｆ）参
照）。そして、その出力Ｄの遅れは、第１経路２３での
遅れと第２経路２４での遅れを平均したものとなり、こ
の平均化した遅れは上記のクロックＣの遅れと同じにな
る。 【００２３】すなわち、図４（Ｃ）に示すようにインバ
ータ１４の出力Ｃ（出力端子１７の出力）の論理的なし
きい値（ロジカル・スレッシュホールド）ｔｈが、
「Ｈ」レベルと「Ｌ」レベルの中間であり、図４（Ｆ）
に示すように出力端子１８の出力Ｄの論理的なしきい値
ｔｈが、「Ｈ」レベルと「Ｌ」レベルの中間であれば、
入力クロックＡの立ち上がり時刻ｔ１からそのしきい値
ｔｈまでの時間（遅延時間）Ｔｄは同じになる。 【００２４】なお、図４（Ｃ）に示すインバータ１４の
出力Ｃと、図４（Ｆ）に示す出力端子１８の出力Ｄと
は、その傾きが異なるので、実用的には「Ｈ」レベルと
「Ｌ」レベルの中間をしきい値とするバッファにより波
形を整形して使用する。ここでは説明をわかり易くする
ため、ロジカルスレッシュホールドを「Ｈ」レベルと
「Ｌ」レベルの中間としたが、「Ｈ」レベルと「Ｌ」レ
ベルの間の適当な値とすることもできる。 【００２５】また、出力端子１７から出力されるクロッ
クＣについては、第１経路２３と第２経路２４による遅
れは実際には異なり、その平均をとる必要があるので、
図３の破線の部分は接続して使用する。 【００２６】 【発明の効果】以上説明したように、本発明によれば、
入力クロックに基づいて互いに逆相の出力クロックを発
生させるクロック発生回路において、その出力クロック
の逆相期間を最大にすることができる。

【図面の簡単な説明】 【図１】本発明のクロック発生回路の実施形態の構成を
示す回路図である。 【図２】その実施形態の出力波形の一例を示す波形図で
ある。 【図３】その実施形態の詳細な動作を説明するために一
部を省略した回路図である。 【図４】図３の回路図の各部の波形例を示す波形図であ
る。 【図５】従来回路の構成を示す回路図である。 【図６】その従来回路の出力波形の一例を示す波形図で
ある。 【符号の簡単な説明】 １１〜１５ インバータ １６ 入力端子 １７、１８ 出力端子 ２１ 第１の回路 ２２ 第２の回路 ２３ 第１経路 ２４ 第２経路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 入力クロックに基づき、互いに逆相のク
   ロックを発生させるクロック発生回路であって、 前記入力クロックに基づき位相が互いに反転した第１の
   クロックと第２のクロックを、それぞれ生成する第１の
   回路および第２の回路とを備え、 第１の回路は前記第１のクロックを反転して出力する第
   １のインバータを含み、前記第２の回路は前記第２のク
   ロックを反転して出力する第２のインバータを含み、 さらに、前記第１のインバータの出力側を前記第２のイ
   ンバータの入力側に接続し、前記第２のインバータの出
   力側を前記第１のインバータの入力側に接続し、 前記第１のインバータと前記第２のインバータの各出力
   が、互いに逆相のクロックを出力することを特徴とする
   クロック発生回路。