TWI495265B - 用於產生延遲行選擇信號的記憶裝置和信號延遲電路 - Google Patents

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Description

用於產生延遲行選擇信號的記憶裝置和信號延遲電路
本發明是有關於一種記憶裝置，且特別是有關於一種用於產生具有更廣脈衝的延遲行選擇信號(delayed column select signal)的信號延遲電路，據以提供給記憶裝置。
對於在現有技術中的記憶裝置(memory apparatus)，當記憶裝置執行寫入操作時，在記憶裝置必須提供行選擇信號(column select signal)給感測放大器(sense amplifier)。行選擇信號是用來導通開關對(switch pair)以傳送資料和反相資料至感測放大器。重要的是，行選擇信號必須有一適當的脈衝寬度，以保證正確的資料傳送到感測放大器。
請參閱圖1A，圖1A是在現有技術中的信號延遲電路100的電路圖。信號延遲電路100包括反相器IV1、反相器IV2和電容器C1。反相器IV1具有用於接收一列選擇信號(column select signal)CS的輸入端，以及輸出端以耦接到電容器C1和反相器IV2的輸入端。電容器C1耦接於反相器IV1的輸出端和接地電壓之 間。反相器IV1的輸出產生一延遲行選擇信號(delayed column select signal)CSd。
請參閱圖1B和圖1A，其中圖1B是現有技術中的記憶裝置10。記憶裝置10中包括的信號延遲電路100、感測放大器11、開關SW1、開關SW2、資料輸入驅動器(data-in driver)DINV1和資料輸入驅動器DINV2。這裡有一個問題，當預定寫入資料具有與感測放大器11相反的極性，資料“0”的極性與資料“1”的極性相反，或反之亦然在記憶裝置10中擬被寫入到一個存儲單元(memory cell)，並在感測放大器11中耦接至信號延遲電路100的P型電晶體MP(MOS電晶體)為較強(較快)的元件，而在資料輸入驅動器DINV1、DINV2及開關SW1、SW2中的N型電晶體(MOS電晶體)為較弱(較慢)的元件。較弱驅動器(在資料輸入驅動器DINV1、DINV2中的N型電晶體)和開關SW1、SW2(它們是N型)必須與較強元件(在感測放大器11中的P型電晶體的MP)對抗，以將耦接至感測放大器的資料線拉低至相反的數位資料。因此，在這種情況下，延遲行選擇信號CSd需要具有較長的脈衝寬度。然而，在現有技術中，延遲行選擇信號CSd的脈衝寬度不能根據程序的變化而被最佳化，如此一來，記憶裝置的效率相應減少。
本發明提供一種信號延遲電路，用於根據其程序變化產生具有脈衝寬度變化的延遲輸出信號。
本發明提供了一種具有信號延遲電路的記憶裝置，以用 於接收一行選擇信號，並提供延遲行選擇信號。其中，延遲行選擇信號的脈衝寬度是根據其程序變化而變化。
本發明所提供的信號延遲電路包括輸入反相器、第一反相器、電容器、第一電晶體、第二反相器和輸出反相器。輸入反相器接收輸入信號且輸出信號至第一反相器。電容器耦接第一反相器的輸出端。第一電晶體具有第一端、第二端和控制端，且第一電晶體的第二端耦接至第一反相器的輸出端，且第一電晶體的第一端耦接至工作電壓。第二反相器的輸入端耦接至第一反相器的輸出端而第二反相器的輸出端耦接至第一電晶體的控制端。輸出反相器的輸入端耦接至第二反相器的輸出端，且在輸出反相器的輸出端產生一延遲輸出信號。
本發明所揭露的記憶裝置包括感測放大器、資料路徑開關和信號延遲電路。資料路徑開關耦接至感測放大器，且資料路徑開關用於接收一延遲行選擇信號。資料路徑開關根據延遲行選擇信號發送資料信號和反相資料信號至感測放大器。信號延遲電路耦接至資料路徑開關，且用於接收行選擇信號，並藉由延遲行選擇信號產生所述延遲行信號。本發明所提供的信號延遲電路包括輸入反相器、第一反相器、電容器、第一電晶體、第二反相器和輸出反相器。輸入反相器接收輸入信號和輸出信號至第一反相器。電容器耦接至第一反相器的輸出端。第一電晶體具有第一端、第二端和控制端，且第一電晶體的第二端耦接至第一反相器的輸出端，且第一電晶體的第一端耦接至工作電壓。第二反相器的輸入端耦接至第一反相器的輸出端且第二反相器的輸出端耦接至第一電晶體的控制端。輸出反相器的輸入端耦接至第二反相器的輸 出端，且在輸出反相器的輸出端產生一延遲輸出信號。
因此，在本發明中揭露一種信號延遲電路的電路結構，而信號延遲電路可以藉由延遲所述信號延遲電路的輸入信號的第二邊緣(下降邊緣)一延遲時間來產生延遲輸出信號。其中在信號延遲電路中藉由電晶體的程序參數來決定所述延遲時間。即，當晶片之中嵌入信號延遲電路時，延遲輸出信號的脈衝寬度是根據不同的程序變化，且可以獲得延遲輸出信號的最佳脈衝寬度。
應該理解的是，前面的一般描述和下面的詳細描述是示例性的，且旨在提供本發明所要求保護的專利申請範圍的進一步解釋。
10‧‧‧記憶裝置
11‧‧‧感測放大器
100‧‧‧信號延遲電路
210、220、240、310‧‧‧信號延遲電路
211、221‧‧‧反相器
300、400‧‧‧記憶裝置
420‧‧‧資料路徑開關
430‧‧‧感測放大器
BIN‧‧‧反相輸入信號
CP‧‧‧電容器
CS‧‧‧列選擇信號(column select signal)
CSd‧‧‧延遲行選擇信號(delayed column select signal)
CSL‧‧‧輸入信號
CSLd‧‧‧延遲輸出信號
CT‧‧‧端子
C1‧‧‧電容器
DIN‧‧‧資料信號
DINB‧‧‧反相資料信號
DINV1、DINV2‧‧‧資料輸入驅動器
D1、D1B‧‧‧資料信號
EN‧‧‧賦能信號
GND‧‧‧參考電壓
IV1‧‧‧反相器
IV2‧‧‧反相器(輸出反相器)
IV3‧‧‧輸入反相器
MP‧‧‧P型電晶體
M1、M2、M5、M6‧‧‧N型電晶體
M3、M4、M7、M8‧‧‧P型電晶體
OT‧‧‧反相器的輸出端
SW1、SW2‧‧‧開關
TG‧‧‧通道閘
T1、T2、T3、T7‧‧‧P型電晶體
T4、T5、T6‧‧‧N型電晶體
Vcc‧‧‧工作電壓
下面的所附圖式是本發明的說明書的一部分，繪示了本發明的示例實施例，所附圖式與說明書的描述一起說明本發明的原理。
圖1A在現有技術中的信號延遲電路100的電路圖。
圖1B是現有技術中的記憶裝置10。
圖2A至圖2C是根據本發明的一實施例的多個信號延遲電路210~240的電路圖。
圖3是信號延遲電路220的應用電路圖。
圖4是根據本發明的一個實施例的記憶裝置400的電路圖。
現將詳細參考本發明的實施例，並在附圖中說明所述實 施例的實例。凡可能之處，在圖式及實施方式中使用相同標號指代相同或類似部分。
請參閱圖2A，圖2A是根據本發明實施例的信號延遲電路(signal delay circuit)210的電路圖。信號延遲電路210包括輸入反相器(input inverter)IV3、反相器(inverter)211、電容器(capacitor)CP、電晶體T1、反相器IV1以及輸出反相器(output inverter)IV2。輸入反相器IV3和反相器211形成輸入緩衝器(input buffer)。輸入反相器IV3接收一輸入信號CSL而輸入反相器IV3的輸出端耦接至反相器211。反相器211的輸入接收到來自輸入反相器IV3的輸出端的反相輸入信號(inverted input signal)，並且反相器211的輸出端OT產生一反相輸入信號BIN。在這裡請注意，在本實施方式中輸入反相器IV3可以被任何其他邏輯單元如NAND或NOR閘替換。
反相器211包括電晶體T3~T5。電晶體T3的第一端耦接至參考電壓，而在本實施例中參考電壓是工作電壓Vcc。電晶體T3的第二端耦接至反相器211的輸出端OT，並且電晶體T3的控制端耦接至輸入反相器IV3的輸出端和電晶體T4和T5的控制端。電晶體T4的第一端耦接至反相器211的輸出端OT，並且電晶體T4的第二端耦接至電晶體T5的第一端。此外，電晶體T5的第二端耦接至參考電壓GND。在本實施例中，參考電壓GND是接地電壓。
電容器CP耦接至反相器211的輸出端OT，並與以工作電壓Vcc串接。電晶體T1的第一端耦接至工作電壓Vcc，電晶體T1的第二端耦接至反相器211的輸出端OT而電晶體T1的控制端 耦接至反相器IV1的輸出端。此外，反相器IV1的輸入端耦接至反相器211的輸出端OT。在圖2A，電晶體T1和反相器IV1形成閂鎖電路，且電容器CP是藉由P型電晶體T2形成MOS電容器。其中，電晶體T2的第一端和第二端一起耦接至工作電壓Vcc，而電晶體T2的控制端耦接至輸出端OT。
在本實施例中，如果P型電晶體T1~T3為較強(較快)的元件，而N型電晶體T4~T5為較弱(較慢)的元件。當輸入信號CSL輸入至信號延遲電路210變化到邏輯高(“1”)位準，輸出端OT上的信號根據電晶體T1~T3的高驅動電流可以迅速被拉到邏輯高位準(“1”)。然後，當輸入信號CSL輸入至信號的延遲電路210從邏輯高位準變化至邏輯低位準(“0”)時，較弱的元件(N型電晶體T4和T5)緩慢下拉在輸出端OT的電壓。且由於反相器211必須對抗強T1以將BIN拉到低位準。因此，延遲所述輸入信號CSL的下降邊緣以用於產生延遲輸出信號CSLd更寬的正脈衝。反相輸入信號BIN的正脈衝寬度是長於輸入信號CSL的正脈衝寬度，且延遲輸出信號CSLd的正脈衝寬度也是長於輸入信號CSL。
與此相反，如果P型電晶體T1~T3為較弱(較慢)的元件，而N型電晶體T4~T5為較強(較快)的元件。當輸入信號CSL輸入到信號延遲電路210變化到邏輯高(“1”)位準，輸出端OT上的信號根據低電晶體T1~T3的驅動電流可以慢慢被拉到邏輯高位準(“1”)。然後，當輸入信號CSL輸入到信號延遲電路210從邏輯高位準變化為邏輯低位準(“0”)，較強的元件(N型電晶體T4和T5)迅速下拉輸出端OT的電壓。也就是說，反相輸入信號 BIN的正脈衝寬度是小於輸入信號CSL的正脈衝寬度，且延遲輸出信號CSLd的正脈衝寬度也是小於輸入信號CSL。
請參閱圖2B，圖2B是根據本發明的另一實施例的信號延遲電路220的電路圖。信號延遲電路220包括輸入反相器IV3、反相器221、電容器CP、電晶體T1、T6和T7、反相器IV1和輸出反相器IV2。不同於信號延遲電路210，信號延遲電路220還包括電晶體T6和T7。電晶體T6的第一端耦接至電晶體T4和T5的耦接之處，電晶體T6的控制端耦接至反相器221的輸出端OT，電晶體T6的第二端耦接至電晶體T7的第一端。此外，電晶體T7的第二端耦接至工作電壓Vcc而電晶體T7的控制端耦接至參考電壓GND。
在本實施例中，電晶體T6是N型電晶體，電晶體T7是P-型電晶體。如果在P型電晶體T7為較強(較快)的元件，而N型電晶體T6為較弱(較慢)的元件。當輸入信號CSL保持邏輯高位準，反相器221的輸出端OT的電壓位準是等於邏輯高位準。因此，電晶體T6導通，而電晶體T7提供一個通過電晶體T6的上拉電流以拉起耦接至電晶體T4和T5的電晶體T6的端子CT上的電壓位準。然後，當輸入信號CSL從邏輯高位準改變為邏輯低位準時，導通電晶體T4，並保持在端子CT的電荷以提供給端子OT。如此一來，反相輸入信號BIN的正脈衝寬度相應地增加，且對應地增加延遲輸出信號CSLd的正脈衝寬度。請注意，信號延遲電路220藉由電晶體T6、T7產生延遲以延遲輸入信號CSL，但，當P型元件為較強且N型元件為較弱時，所述延遲是不增加的。當強的P型元件和弱的N型元件，電晶體T1是一個增加了延遲的電晶 體，因為電晶體T4必須對抗較強的T1以將反相輸入信號的BIN拉至接地電壓。
請參閱圖2C，圖2C是信號延遲電路240的電路圖。信號延遲電路240包括反相器241、電容器CP1和CP2、電晶體T1、T6和T7、反相器IV1、輸出反相器IV2、輸入反相器IV3以及通道閘(pass gate)TG。不同於信號的延遲電路220，信號延遲電路240進一步包括電容器CP2和通道閘TG。電容器CP2的第一端耦接至工作電壓Vcc，而電容器CP2的第二端耦接至通道閘TG的第一端。通道閘TG的第二端耦接至端子OT，且藉由賦能信號(enable signal)EN控制通道閘TG。當賦能信號EN導通通道閘TG，電容器CP2的第二端通過通道閘TG連接到端子OT。藉由P型電晶體形成電容器CP2，並且當P型電晶體是較強的元件時，能引起延遲輸出信號CSLd的正脈衝的寬度較寬。
請參閱圖2B和圖3，其中圖3是信號延遲電路220的應用電路圖。信號延遲電路220耦接至開關SW1和SW2。藉由信號延遲電路220所產生的延遲輸出信號CSLd控制開關SW1和SW2。此外，開關SW1和SW2分別耦接至驅動器DINV1和DINV2，且開關SW1和SW2根據延遲輸出信號CSLd傳輸資料DIN和DINB至感測放大器310。如果在P型電晶體T1、T3和T7為較強(較快)的元件，而N型電晶體T4~T6為較弱(較慢)的元件，在感測放大器310中的P型電晶體MP也是較強(較快)的元件。信號延遲電路220提供具有更寬的正脈衝寬度的延遲輸出信號CSLd，如此一來，開關SW1、SW2完全保持較長的，由於更寬的正脈衝寬度，因此當資料DIN為邏輯低位準時，驅動器 DINV1具有更長時間而成功地將資料信號D1拉低至接地電壓。
請參閱圖4，圖4是根據本發明的一實施例的記憶裝置400的電路圖。記憶裝置400包括信號延遲電路410、資料路徑開關420和感測放大器430。藉由電晶體M3~M8形成感測放大器430。信號延遲電路410耦接至資料路徑開關420，且信號延遲電路410接收行選擇信號CS並且產生延遲行選擇信號CSLd。延遲行選擇信號CSL被提供給電晶體M1和M2的閘極，且根據延遲行選擇信號CSLd導通或關閉電晶體M1和M2。驅動器DINV1和DINV2分別地接收資料信號DIN和反相資料信號DINB，且當電晶體M1和M2導通時分別地提供資料信號D1和D1B給感測放大器430的資料線。驅動器DINV1和DINV2為寫入器驅動電路(writer-driving circuit)而用於感測放大器430。
當執行寫入操作時，驅動器DINV1和DINV2藉由電晶體M1和M2所形成的開關來驅動資料DIN和DINB，而藉由正脈衝CSLd啟動電晶體M1和M2。如果資料信號DIN等於邏輯低位準，感測放大器430上的資料信號D1應該被下拉到邏輯低位準。即，當資料信號D1具有相反極性時，驅動器DINV1必須對抗電晶體M3以下拉資料信號D1。如果電晶體M3為強的P型電晶體，而電晶體M1和驅動器DINV1中的N型電晶體為弱的N型元件，電晶體M1的導通時間必須延長，以確保資料信號D1被完全地拉至低位準。
藉由信號延遲電路210、220或240可以實現信號延遲電路410，並且信號延遲電路210、220或240提供延遲輸出信號CSLd以成為延遲行信號CSLd。根據關於圖2A、2B、2C的討論，可以 增加藉由延遲電路410所產生的延遲行信號CSLd的正脈衝寬度，並且可以成功地拉低資料信號D1。
綜上所述，在本發明中，根據記憶裝置所屬的晶片的程序變化來產生延遲行選擇信號。可以保證提供給感測放大器的資料正確性，且對於記憶裝置的寫入時間也可以最佳化。可以改善記憶裝置的效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
210‧‧‧信號延遲電路
211‧‧‧反相器
BIN‧‧‧反相輸入信號
CP‧‧‧電容器
CSL‧‧‧輸入信號
CSLd‧‧‧延遲輸出信號
GND‧‧‧參考電壓
IV1‧‧‧反相器
IV2‧‧‧輸出反相器
IV3‧‧‧輸入反相器
OT‧‧‧反相器的輸出端
T1、T2、T3‧‧‧P型電晶體
T4、T5‧‧‧N型電晶體
Vcc‧‧‧工作電壓

Claims (15)

  1. 一種信號延遲電路，包括：一輸入反相器，用於接收一輸入信號，並輸出一反相輸入信號；一第一反相器，其具有輸入端和輸出端，該第一反相器的輸入端耦接至該輸入反相器以用於接收該反相輸入信號；一第一電容器，耦接至該第一反相器的輸出端；一第一電晶體，其具有第一端、第二端和控制端，該第一電晶體的第二端耦接至該第一反相器的輸出端，且該第一電晶體的第一端耦接至一第一參考電壓；一第二反相器，該第二反相器的輸入端耦接至該第一反相器的輸出端，且該第二反相器的輸出端耦接至該第一電晶體的控制端；一輸出反相器，該輸出反相器的輸入端耦接至該第二反相器的輸出端，且在該輸出反相器的輸出端產生一延遲輸出信號。
  2. 如申請專利範圍第1項所述的信號延遲電路，其中該第一電容器包括：一第二電晶體，其具有第一端、第二端和控制端，該第二電晶體的控制端耦接至該第一反相器的輸出端，該第二電晶體的第一端和第二端耦接至該第一參考電壓。
  3. 如申請專利範圍第2項所述的信號延遲電路，其中該第一電晶體和該第二電晶體為P型電晶體，且該第一參考電壓為一工作電壓。
  4. 如申請專利範圍第1項所述的信號延遲電路，其中該第一 反相器包括：一第三電晶體，其具有第一端、第二端和控制端，該第三電晶體的第一端耦接至該第一參考電壓，該第三電晶體的第二端耦接至該第一反相器的輸出端；一第四電晶體，其具有第一端、第二端和控制端，該第四電晶體的第一端耦接至該第三電晶體的第二端，該第四電晶體的控制端耦接至該第三電晶體的控制端以用於接收該輸入信號；以及一第五電晶體，其具有第一端、第二端和控制端，該第五電晶體的第一端耦接至該第四電晶體的第二端，該第五電晶體的控制端耦接至該第四電晶體的控制端，且該第五電晶體的第二端耦接至一第二參考電壓。
  5. 如申請專利範圍第4項所述的信號延遲電路，更包括：一第六電晶體，其具有第一端、第二端和控制端，該第六電晶體的第一端耦接至該第四電晶體的第二端，該第六電晶體的控制端耦接至該第一反相器的輸出端；以及一第七電晶體，其具有第一端、第二端和控制端，該第七電晶體的第一端耦接至該第六電晶體的第二端，該第七電晶體的控制端耦接至該第二參考電壓，且該第七電晶體的第二端耦接至該第一參考電壓。
  6. 如申請專利範圍第5項所述的信號延遲電路，其中該第三電晶體和該第七電晶體為P型電晶體，該第四電晶體、該第五電晶體和該第六電晶體皆為N型電晶體，且該第一參考電壓為一工作電壓，該第二參考電壓為一接地電壓。
  7. 如申請專利範圍第3項所述的信號延遲電路，更包括： 一第二電容器，該第二電容器的第一端耦接至該工作電壓；一通道閘，該通道閘的第一端耦接至該第二電容器的第二端，該通道閘的第二端耦接至該第一反相器的輸出端，根據一控制信號導通或關閉該通道閘。
  8. 一種記憶裝置，包括：一感測放大器；一資料路徑開關，耦接至該感測放大器，用於接收一延遲行選擇信號、一資料信號和一反相資料信號，該資料路徑開關根據該延遲行選擇信號發送該資料信號和該反相資料信號；以及一信號延遲電路，耦接至該資料路徑開關，接收一行選擇信號，並藉由延遲該行選擇信號產生該延遲行選擇信號，該信號延遲電路包括：一第一反相器，接收該行選擇信號且輸出一緩衝輸入信號；一第一電容器，耦接至該第一反相器的輸出端；一第一電晶體，其具有第一端，第二端和控制端，該第一電晶體的第二端耦接至該第一反相器的輸出端，該第一電晶體的第一端耦接至一第一參考電壓；一第二反相器，該第二反相器的輸入端耦接至該第一反相器的輸出端，且該第二反相器的輸出端耦接至該第一電晶體的控制端；一輸出反相器，該輸出反相器的輸入端耦接至該第二反相器的輸出端，且在該輸出反相器的輸出端產生一延遲輸出信號。
  9. 如申請專利範圍第8項所述的記憶裝置，其中該信號延遲 電路更包括：一輸出級緩衝器，具有一輸入端以耦接該反相器的輸出端，並且具有一輸出端以用於輸出該延遲行信號。
  10. 如申請專利範圍第8項所述的記憶裝置，其中該第一電容器包括：一第二電晶體，其具有第一端、第二端和控制端，該第二電晶體的控制端耦接至該第一反相器的輸出端，該第二電晶體的第一端和第二端耦接至該第一參考電壓。
  11. 如申請專利範圍第10項所述的記憶裝置，其中該第一電晶體和該第二電晶體為P型電晶體，且該第一參考電壓為一工作電壓。
  12. 如申請專利範圍第11項所述的記憶裝置，其中該第一反相器包括：一第三電晶體，其具有第一端、第二端和控制端，該第三電晶體的第一端耦接至該第一參考電壓，該第三電晶體的第二端耦接至該第一反相器的輸出端；一第四電晶體，其具有第一端、第二端和控制端，該第四電晶體的第一端耦接至該第三電晶體的第二端，該第四電晶體的控制端耦接至該第三電晶體的控制端以接收該輸入信號；以及一第五電晶體，其具有第一端、第二端和控制端，該第五電晶體的第一端耦接至該第四電晶體的第二端，該第五電晶體的控制端耦接至該第四電晶體的控制端，且該第五電晶體的第二端耦接至一第二參考電壓。
  13. 如申請專利範圍第12項所述的記憶裝置，其中該信號延 遲電路更包括：一第六電晶體，其具有第一端、第二端和控制端，該第六電晶體的第一端耦接至該第四電晶體的第二端，該第六電晶體的控制端耦接至該第一反相器的輸出端；以及一第七電晶體，其具有第一端、第二端和控制端，該第七電晶體的第一端耦接至該第六電晶體的第二端，該第七電晶體的控制端耦接至該第二參考電壓，且該第七電晶體的第二端耦接至該第一參考電壓。
  14. 如申請專利範圍第13項所述的記憶裝置，其中該第三電晶體和該第七電晶體為P型電晶體，該第四電晶體、該第五電晶體和該第六電晶體皆為N型電晶體，且該第一參考電壓為一工作電壓，該第二參考電壓為一接地電壓。
  15. 如申請專利範圍第11項所述的記憶裝置，其中該信號延遲電路更包括：一第二電容器，該第二電容器的第一端耦接至該工作電壓；一通道閘，該通道閘的第一端耦接至該第二電容器的第二端，該通道閘的第二端耦接至該第一反相器的輸出端，根據一控制信號導通或關閉該通道閘。
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