CN103873028A - 用于产生延迟列选择信号的存储装置和信号延迟电路 - Google Patents

用于产生延迟列选择信号的存储装置和信号延迟电路 Download PDF

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CN103873028A CN201310120499.5A CN201310120499A CN103873028A CN 103873028 A CN103873028 A CN 103873028A CN 201310120499 A CN201310120499 A CN 201310120499A CN 103873028 A CN103873028 A CN 103873028A
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Abstract

本发明提供一种用于产生延迟列选择信号的存储装置和信号延迟电路。本发明所提供的信号延迟电路包括输入反相器、第一反相器、电容器、第一晶体管、第二反相器和输出反相器。输入反相器接收输入信号和输出信号至第一反相器。电容器耦接至第一反相器的输出端。第一晶体管的第二端耦接至第一反相器的输出端，以及第一晶体管的第一端耦接至工作电压。第二反相器的输入端耦接至第一反相器的输出端，且第二反相器的输出端耦接至第一晶体管的控制端。输出反相器用来产生延迟输出信号。

Description

用于产生延迟列选择信号的存储装置和信号延迟电路
技术领域
本发明是有关于一种存储装置，且特别是有关于一种用于产生延迟列选择信号(delayed column select signal)的存储装置和信号延迟电路。
背景技术
对于在现有技术中的存储装置(memory apparatus)，当存储装置执行写入操作时，在存储装置必须提供列选择信号(column select signal)给感测放大器(sense amplifier)。列选择信号是用来导通开关对(switch pair)以传送数据和反相数据至感测放大器。重要的是，列选择信号必须有一适当的脉冲宽度，以保证正确的数据传送到感测放大器。
请参阅图1A，图1A是在现有技术中的信号延迟电路100的电路图。信号延迟电路100包括反相器IV1、反相器IV2和电容器C1。反相器IV1具有用于接收一列选择信号(column select signal)CS的输入端，以及输出端以耦接到电容器C1和反相器IV2的输入端。电容器C1耦接于反相器IV1的输出端和参考电压GND之间。反相器IV1的输出产生一延迟列选择信号(delayedcolumn select signal)CSd。
请参阅图1B和图1A，其中图1B是现有技术中的存储装置10。存储装置10中包括的信号延迟电路100、感测放大器11、开关SW1、开关SW2、数据输入驱动器(data-in driver)DINV1和数据输入驱动器DINV2。这里有一个问题，当预定写入数据具有与感测放大器11相反的极性，数据“0”的极性与数据“1”的极性相反，或反之亦然在存储装置10中拟被写入到一个存储单元(memory cell)，并在感测放大器11中耦接至信号延迟电路100的P型晶体管MP(MOS晶体管)为较强(较快)的元件，而在数据输入驱动器DINV1、DINV2及开关SW1、SW2中的N型晶体管(MOS晶体管)为较弱(较慢)的元件。较弱驱动器(在数据输入驱动器DINV1、DINV2中的N型晶体管)和开关SW1、SW2(它们是N型)必须与较强元件(在感测放大器11中的P型晶体管的MP)对抗，以将耦接至感测放大器的数据线拉低至相反的数位数据。因此，在这种情况下，延迟列选择信号CSd需要具有较长的脉冲宽度。然而，在现有技术中，延迟列选择信号CSd的脉冲宽度不能根据程序的变化而被最佳化，如此一来，存储装置的效率相应减少。
发明内容
本发明提供一种用于产生延迟列选择信号的存储装置和信号延迟电路。
本发明提供一种信号延迟电路，用于根据其程序变化产生具有脉冲宽度变化的延迟输出信号。
本发明提供了一种具有信号延迟电路的存储装置，以用于接收一列选择信号，并提供延迟列选择信号。其中，延迟列选择信号的脉冲宽度是根据其程序变化而变化。
本发明所提供的信号延迟电路包括输入反相器、第一反相器、电容器、第一晶体管、第二反相器和输出反相器。输入反相器用于接收输入信号且输出反相输入信号至第一反相器。电容器耦接第一反相器的输出端。第一晶体管具有第一端、第二端和控制端，且第一晶体管的第二端耦接至第一反相器的输出端，且第一晶体管的第一端耦接至工作电压。第二反相器的输入端耦接至第一反相器的输出端而第二反相器的输出端耦接至第一晶体管的控制端。输出反相器的输入端耦接至第二反相器的输出端，且在输出反相器的输出端产生一延迟输出信号。
本发明所揭露的存储装置包括感测放大器、数据路径开关和信号延迟电路。数据路径开关耦接至感测放大器，且数据路径开关用于接收一延迟列选择信号。数据路径开关根据延迟列选择信号发送数据信号和反相数据信号至感测放大器。信号延迟电路耦接至数据路径开关，且用于接收列选择信号，并通过延迟列选择信号产生所述延迟列选择信号。本发明所提供的信号延迟电路包括输入反相器、第一反相器、电容器、第一晶体管、第二反相器和输出反相器。输入反相器接收输入信号和输出信号至第一反相器。电容器耦接至第一反相器的输出端。第一晶体管具有第一端、第二端和控制端，且第一晶体管的第二端耦接至第一反相器的输出端，且第一晶体管的第一端耦接至工作电压。第二反相器的输入端耦接至第一反相器的输出端且第二反相器的输出端耦接至第一晶体管的控制端。输出反相器的输入端耦接至第二反相器的输出端，且在输出反相器的输出端产生一延迟输出信号。
因此，在本发明中揭露一种信号延迟电路的电路结构，而信号延迟电路可以通过延迟所述信号延迟电路的输入信号的第二边缘(下降边缘)一延迟时间来产生延迟输出信号。其中在信号延迟电路中通过晶体管的程序参数来决定所述延迟时间。即，当芯片之中嵌入信号延迟电路时，延迟输出信号的脉冲宽度是根据不同的程序变化，且可以获得延迟输出信号的最佳脉冲宽度。
应该理解的是，前面的一般描述和下面的详细描述是示例性的，且旨在提供本发明所要求保护的权利要求的进一步解释。
附图说明
图1A在现有技术中的信号延迟电路100的电路图；
图1B是现有技术中的存储装置10；
图2A至图2C是根据本发明实施例的多个信号延迟电路210，220，240的电路图；
图3是应用信号延迟电路220的存储装置300的电路图；
图4是根据本发明的一个实施例的存储装置400的电路图。
附图标记说明：
10、300、400：存储装置；
11、310、430：感测放大器；
100、210、220、240、410：信号延迟电路；
211、221、241：反相器；
420：数据路径开关；
BIN：反相输入信号；
C1、CP、CP1、CP2：电容器；
CS：列选择信号(column select signal)；
CSd：延迟列选择信号(delayed column select signal)；
CSL：输入信号；
CSLd：延迟输出信号；
CT：端子；
DIN、D1、D1B：数据信号；
DINB：反相数据信号；
DINV1、DINV2：数据输入驱动器；
EN：使能信号；
GND：参考电压；
IV1：反相器；
IV2：反相器(输出反相器)；
IV3：输入反相器；
M1、M2、M5、M6、T4、T5、T6：N型晶体管；
MP、M3、M4、M7、M8、T1、T2、T3、T7：P型晶体管；
OT：反相器的输出端；
SW1、SW2：开关；
TG：通道闸；
Vcc：工作电压。
具体实施方式
现将详细参考本发明的实施例，并在附图中说明所述实施例的实例。凡可能之处，在图式及实施方式中使用相同标号指代相同或类似部分。
请参阅图2A，图2A是根据本发明的一实施例的信号延迟电路(signaldelay circuit)210的电路图。信号延迟电路210包括输入反相器(input inverter)IV3、反相器(inverter)211、电容器(capacitor)CP、晶体管T1、反相器IV1以及输出反相器(output inverter)IV2。输入反相器IV3和反相器211形成输入缓冲器(input buffer)。输入反相器IV3接收一输入信号CSL而输入反相器IV3的输出端耦接至反相器211。反相器211的输入接收到来自输入反相器IV3的输出端的反相输入信号(inverted input signal)，并且反相器211的输出端OT产生一反相输入信号BIN。在这里请注意，在本实施方式中输入反相器IV3可以被任何其他逻辑单元如NAND或NOR闸替换。
反相器211包括晶体管T3～T5。晶体管T3的第一端耦接至参考电压，而在本实施例中参考电压是工作电压Vcc。晶体管T3的第二端耦接至反相器211的输出端OT，并且晶体管T3的控制端耦接至输入反相器IV3的输出端和晶体管T4和T5的控制端。晶体管T4的第一端耦接至反相器211的输出端OT，并且晶体管T4的第二端耦接至晶体管T5的第一端。此外，晶体管T5的第二端耦接至参考电压GND。在本实施例中，参考电压GND是接地电压。
电容器CP耦接至反相器211的输出端OT，并与以工作电压Vcc串接。晶体管T1的第一端耦接至工作电压Vcc，晶体管T1的第二端耦接至反相器211的输出端OT而晶体管T1的控制端耦接至反相器IV1的输出端。此外，反相器IV1的输入端耦接至反相器211的输出端OT。在图2A，晶体管T1和反相器IV1形成闩锁电路，且电容器CP是通过P型晶体管T2形成MOS电容器。其中，晶体管T2的第一端和第二端一起耦接至工作电压Vcc，而晶体管T2的控制端耦接至反相器的输出端OT。
在本实施例中，如果P型晶体管T1～T3为较强(较快)的元件，而N型晶体管T4～T5为较弱(较慢)的元件。当输入信号CSL输入至信号延迟电路210变化到逻辑高(“1”)电平，反相器的输出端OT上的信号根据晶体管T1～T3的高驱动电流可以迅速被拉到逻辑高电平(“1”)。然后，当输入信号CSL输入至信号的延迟电路210从逻辑高电平变化至逻辑低电平(“0”)时，较弱的元件(N型晶体管T4和T5)缓慢下拉在反相器的输出端OT的电压。且由于反相器211必须对抗强T1以将BIN拉到低电平。因此，延迟所述输入信号CSL的下降边缘以用于产生延迟输出信号CSLd更宽的正脉冲。反相输入信号BIN的正脉冲宽度是长于输入信号CSL的正脉冲宽度，且延迟输出信号CSLd的正脉冲宽度也是长于输入信号CSL。
与此相反，如果P型晶体管T1～T3为较弱(较慢)的元件，而N型晶体管T4～T5为较强(较快)的元件。当输入信号CSL输入到信号延迟电路210变化到逻辑高(“1”)电平，反相器的输出端OT上的信号根据低晶体管T1～T3的驱动电流可以慢慢被拉到逻辑高电平(“1”)。然后，当输入信号CSL输入到信号延迟电路210从逻辑高电平变化为逻辑低电平(“0”)，较强的元件(N型晶体管T4和T5)迅速下拉反相器的输出端OT的电压。也就是说，反相输入信号BIN的正脉冲宽度是小于输入信号CSL的正脉冲宽度，且延迟输出信号CSLd的正脉冲宽度也是小于输入信号CSL。
请参阅图2B，图2B是根据本发明的另一实施例的信号延迟电路220的电路图。信号延迟电路220包括输入反相器IV3、反相器221、电容器CP、晶体管T1、T6和T7、反相器IV1和输出反相器IV2。不同于信号延迟电路210，信号延迟电路220还包括晶体管T6和T7。晶体管T6的第一端耦接至晶体管T4和T5的耦接之处，晶体管T6的控制端耦接至反相器221的输出端OT，晶体管T6的第二端耦接至晶体管T7的第一端。此外，晶体管T7的第二端耦接至工作电压Vcc而晶体管T7的控制端耦接至参考电压GND。
在本实施例中，晶体管T6是N型晶体管，晶体管T7是P型晶体管。如果在P型晶体管T7为较强(较快)的元件，而N型晶体管T6为较弱(较慢)的元件。当输入信号CSL保持逻辑高电平，反相器221的输出端OT的电压电平是等于逻辑高电平。因此，晶体管T6导通，而晶体管T7提供一个通过晶体管T6的上拉电流以拉起耦接至晶体管T4和T5的晶体管T6的端子CT上的电压电平。然后，当输入信号CSL从逻辑高电平改变为逻辑低电平时，导通晶体管T4，并保持在端子CT的电荷以提供给反相器的输出端OT。如此一来，反相输入信号BIN的正脉冲宽度相应地增加，且对应地增加延迟输出信号CSLd的正脉冲宽度。请注意，信号延迟电路220通过晶体管T6、T7产生延迟以延迟输入信号CSL，但是，当P型元件为较强且N型元件为较弱时，所述延迟是不增加的。当强的P型元件和弱的N型元件，晶体管T1是一个增加了延迟的晶体管，因为晶体管T4必须对抗较强的晶体管T1以将反相输入信号的BIN拉至接地电压。
请参阅图2C，图2C是根据本发明的又一实施例的信号延迟电路240的电路图。信号延迟电路240包括反相器241、电容器CP1和CP2、晶体管T1、T6和T7、反相器IV1、输出反相器IV2、输入反相器IV3以及通道闸(pass gate)TG。不同于信号延迟电路220，信号延迟电路240进一步包括电容器CP2和通道闸TG。电容器CP2的第一端耦接至工作电压Vcc，而电容器CP2的第二端耦接至通道闸TG的第一端。通道闸TG的第二端耦接至反相器的输出端OT，且通过使能信号(enable signal)EN控制通道闸TG。当使能信号EN导通通道闸TG，电容器CP2的第二端通过通道闸TG连接到反相器的输出端OT。通过P型晶体管形成电容器CP2，并且当P型晶体管是较强的元件时，能引起延迟输出信号CSLd的正脉冲的宽度较宽。
请参阅图2B和图3，其中图3是应用信号延迟电路220的存储装置300的电路图。信号延迟电路220耦接至开关SW1和SW2。通过信号延迟电路220所产生的延迟输出信号CSLd控制开关SW1和SW2。此外，开关SW1和SW2分别耦接至数据输入驱动器DINV1和DINV2，且开关SW1和SW2根据延迟输出信号CSLd传输数据DIN和DINB至感测放大器310。如果在P型晶体管T1、T3和T7为较强(较快)的元件，而N型晶体管T4～T6为较弱(较慢)的元件，在感测放大器310中的P型晶体管MP也是较强(较快)的元件。信号延迟电路220提供具有更宽的正脉冲宽度的延迟输出信号CSLd，如此一来，开关SW1、SW2完全保持较长的，由于更宽的正脉冲宽度，因此当数据DIN为逻辑低电平时，数据输入驱动器DINV1具有更长时间而成功地将数据信号D1拉低至接地电压。
请参阅图4，图4是根据本发明的一个实施例的存储装置400的电路图。存储装置400包括信号延迟电路410、数据路径开关420和感测放大器430。通过晶体管M3～M8形成感测放大器430。信号延迟电路410耦接至数据路径开关420，且信号延迟电路410接收输入信号CSL并且产生延迟输出信号CSLd。延迟输出信号CSLd被提供给晶体管M1和M2的闸极，且根据延迟输出信号CSLd导通或关闭晶体管M1和M2。数据输入驱动器DINV1和DINV2分别地接收数据信号DIN和反相数据信号DINB，且当晶体管M1和M2导通时分别地提供数据信号D1和D1B给感测放大器430的数据线。数据输入驱动器DINV1和DINV2为写入器驱动电路(writer-driving circuit)而用于感测放大器430。
当执行写入操作时，数据输入驱动器DINV1和DINV2通过晶体管M1和M2所形成的开关来驱动数据信号DIN和反相数据信号DINB，而通过正脉冲延迟输出信号CSLd启动晶体管M1和M2。如果数据信号DIN等于逻辑低电平，感测放大器430上的数据信号D1应该被下拉到逻辑低电平。即，当数据信号D1具有相反极性时，数据输入驱动器DINV1必须对抗晶体管M3以下拉数据信号D1。如果晶体管M3为强的P型晶体管，而晶体管M1和数据输入驱动器DINV1中的N型晶体管为弱的N型元件，晶体管M1的导通时间必须延长，以确保数据信号D1被完全地拉至低电平。
通过信号延迟电路210、220或240可以实现信号延迟电路410，并且信号延迟电路210、220或240提供延迟输出信号CSLd以成为延迟列信号。根据关于图2A、2B、2C的讨论，可以增加通过延迟电路410所产生的延迟列信号的正脉冲宽度，并且可以成功地拉低数据信号D1。
综上所述，在本发明中，根据存储装置所属的芯片的程序变化来产生延迟列选择信号。可以保证提供给感测放大器的数据正确性，且对于存储装置的写入时间也可以最佳化。可以改善存储装置的效率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种信号延迟电路，其特征在于，包括：
一输入反相器，用于接收一输入信号，并输出一反相输入信号；
一第一反相器，其具有输入端和输出端，该第一反相器的输入端耦接至该输入反相器以用于接收该反相输入信号；
一第一电容器，耦接至该第一反相器的输出端；
一第一晶体管，其具有第一端、第二端和控制端，该第一晶体管的第二端耦接至该第一反相器的输出端，且该第一晶体管的第一端耦接至一第一参考电压；
一第二反相器，该第二反相器的输入端耦接至该第一反相器的输出端，且该第二反相器的输出端耦接至该第一晶体管的控制端；
一输出反相器，该输出反相器的输入端耦接至该第二反相器的输出端，且在该输出反相器的输出端产生一延迟输出信号。
2.根据权利要求1所述的信号延迟电路，其特征在于，该第一电容器包括：
一第二晶体管，其具有第一端、第二端和控制端，该第二晶体管的控制端耦接至该第一反相器的输出端，该第二晶体管的第一端和第二端耦接至该第一参考电压。
3.根据权利要求2所述的信号延迟电路，其特征在于，该第一晶体管和该第二晶体管为P型晶体管，且该第一参考电压为一工作电压。
4.根据权利要求1所述的信号延迟电路，其特征在于，该第一反相器包括：
一第三晶体管，其具有第一端、第二端和控制端，该第三晶体管的第一端耦接至该第一参考电压，该第三晶体管的第二端耦接至该第一反相器的输出端；
一第四晶体管，其具有第一端、第二端和控制端，该第四晶体管的第一端耦接至该第三晶体管的第二端，该第四晶体管的控制端耦接至该第三晶体管的控制端以用于接收该输入信号；以及
一第五晶体管，其具有第一端、第二端和控制端，该第五晶体管的第一端耦接至该第四晶体管的第二端，该第五晶体管的控制端耦接至该第四晶体管的控制端，且该第五晶体管的第二端耦接至一第二参考电压。
5.根据权利要求4所述的信号延迟电路，其特征在于，还包括：
一第六晶体管，其具有第一端、第二端和控制端，该第六晶体管的第一端耦接至该第四晶体管的第二端，该第六晶体管的控制端耦接至该第一反相器的输出端；以及
一第七晶体管，其具有第一端、第二端和控制端，该第七晶体管的第一端耦接至该第六晶体管的第二端，该第七晶体管的控制端耦接至该第二参考电压，且该第七晶体管的第二端耦接至该第一参考电压。
6.根据权利要求5所述的信号延迟电路，其特征在于，该第三晶体管和该第七晶体管为P型晶体管，该第四晶体管、该第五晶体管和该第六晶体管皆为N型晶体管，且该第一参考电压为一工作电压，该第二参考电压为一接地电压。
7.根据权利要求3所述的信号延迟电路，其特征在于，还包括：
一第二电容器，该第二电容器的第一端耦接至该工作电压；
一通道闸，该通道闸的第一端耦接至该第二电容器的第二端，该通道闸的第二端耦接至该第一反相器的输出端，根据一控制信号导通或关闭该通道闸。
8.一种存储装置，其特征在于，包括：
一感测放大器；
一数据路径开关，耦接至该感测放大器，用于接收一延迟列选择信号、一数据信号和一反相数据信号，该数据路径开关根据该延迟列选择信号发送该数据信号和该反相数据信号；以及
一信号延迟电路，耦接至该数据路径开关，接收一列选择信号，并通过延迟该列选择信号产生该延迟列选择信号，该信号延迟电路包括：
一第一反相器，接收该列选择信号且输出一缓冲输入信号；
一第一电容器，耦接至该第一反相器的输出端；
一第一晶体管，其具有第一端，第二端和控制端，该第一晶体管的第二端耦接至该第一反相器的输出端，该第一晶体管的第一端耦接至一第一参考电压；
一第二反相器，该第二反相器的输入端耦接至该第一反相器的输出端，且该第二反相器的输出端耦接至该第一晶体管的控制端；
一输出反相器，该输出反相器的输入端耦接至该第二反相器的输出端，且在该输出反相器的输出端产生一延迟输出信号。
9.根据权利要求8所述的存储装置，其特征在于，该信号延迟电路还包括：
一输出缓冲器，具有一输入端以耦接该反相器的输出端，并且具有一输出端以用于输出该延迟列信号。
10.根据权利要求8所述的存储装置，其特征在于，该第一电容器包括：
一第二晶体管，其具有第一端、第二端和控制端，该第二晶体管的控制端耦接至该第一反相器的输出端，该第二晶体管的第一端和第二端耦接至该第一参考电压。
11.根据权利要求10所述的存储装置，其特征在于，该第一晶体管和该第二晶体管为P型晶体管，且该第一参考电压为一工作电压。
12.根据权利要求11所述的存储装置，其特征在于，该第一反相器包括：
一第三晶体管，其具有第一端、第二端和控制端，该第三晶体管的第一端耦接至该第一参考电压，该第三晶体管的第二端耦接至该第一反相器的输出端；
一第四晶体管，其具有第一端、第二端和控制端，该第四晶体管的第一端耦接至该第三晶体管的第二端，该第四晶体管的控制端耦接至该第三晶体管的控制端以接收该输入信号；以及
一第五晶体管，其具有第一端、第二端和控制端，该第五晶体管的第一端耦接至该第四晶体管的第二端，该第五晶体管的控制端耦接至该第四晶体管的控制端，且该第五晶体管的第二端耦接至一第二参考电压。
13.根据权利要求12所述的存储装置，其特征在于，该信号延迟电路还包括：
一第六晶体管，其具有第一端、第二端和控制端，该第六晶体管的第一端耦接至该第四晶体管的第二端，该第六晶体管的控制端耦接至该第一反相器的输出端；以及
一第七晶体管，其具有第一端、第二端和控制端，该第七晶体管的第一端耦接至该第六晶体管的第二端，该第七晶体管的控制端耦接至该第二参考电压，且该第七晶体管的第二端耦接至该第一参考电压。
14.根据权利要求13所述的存储装置，其特征在于，该第三晶体管和该第七晶体管为P型晶体管，该第四晶体管、该第五晶体管和该第六晶体管皆为N型晶体管，且该第一参考电压为一工作电压，该第二参考电压为一接地电压。
15.根据权利要求11所述的存储装置，其特征在于，该信号延迟电路还包括：
一第二电容器，该第二电容器的第一端耦接至该工作电压；
一通道闸，该通道闸的第一端耦接至该第二电容器的第二端，该通道闸的第二端耦接至该第一反相器的输出端，根据一控制信号导通或关闭该通道闸。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109243514A (zh) * 2018-08-27 2019-01-18 四川中微芯成科技有限公司 列选电路以及包含该列选电路的eeprom电路
CN111736008A (zh) * 2020-07-02 2020-10-02 中国电子科技集团公司第二十四研究所 一种双极性输入信号检测电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319432B2 (en) * 2017-07-07 2019-06-11 Mediatek Singapore Pte. Ltd. Circuits for pulse-width control in memory devices and related methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040246036A1 (en) * 2003-06-04 2004-12-09 Samsung Electronics Co., Ltd. Delay stage insensitive to operating voltage and delay circuit including the same
CN102054530A (zh) * 2009-11-10 2011-05-11 索尼公司 存储器件和读取存储器件的方法
CN102201214A (zh) * 2011-04-12 2011-09-28 友达光电股份有限公司 液晶显示器的扫描线驱动装置
CN102291111A (zh) * 2011-07-04 2011-12-21 上海宏力半导体制造有限公司 基于比例电流源的延迟电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04219012A (ja) * 1990-12-19 1992-08-10 Toshiba Corp 半導体集積回路
KR100252043B1 (ko) * 1997-11-07 2000-05-01 윤종용 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법
KR100482766B1 (ko) * 2002-07-16 2005-04-14 주식회사 하이닉스반도체 메모리 소자의 컬럼 선택 제어 신호 발생 회로
JP4728726B2 (ja) * 2005-07-25 2011-07-20 株式会社東芝 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040246036A1 (en) * 2003-06-04 2004-12-09 Samsung Electronics Co., Ltd. Delay stage insensitive to operating voltage and delay circuit including the same
CN102054530A (zh) * 2009-11-10 2011-05-11 索尼公司 存储器件和读取存储器件的方法
CN102201214A (zh) * 2011-04-12 2011-09-28 友达光电股份有限公司 液晶显示器的扫描线驱动装置
CN102291111A (zh) * 2011-07-04 2011-12-21 上海宏力半导体制造有限公司 基于比例电流源的延迟电路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109243514A (zh) * 2018-08-27 2019-01-18 四川中微芯成科技有限公司 列选电路以及包含该列选电路的eeprom电路
CN109243514B (zh) * 2018-08-27 2021-08-06 四川中微芯成科技有限公司 列选电路以及包含该列选电路的eeprom电路
CN111736008A (zh) * 2020-07-02 2020-10-02 中国电子科技集团公司第二十四研究所 一种双极性输入信号检测电路

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