CN113646841A - 具有非目标odt功能的输出缓冲电路 - Google Patents

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Abstract

本文公开一种设备，其包含：数据端子；第一输出晶体管，其连接于所述数据端子与供应第一电源电势的第一电源线之间；第一三态电路，其包含连接到所述第一输出晶体管的控制电极的输出节点、被配置成将所述输出节点驱动到第一逻辑电平的第一上拉晶体管，以及被配置成将所述输出节点驱动到第二逻辑电平的第一下拉晶体管；和第二三态电路，其包含连接到所述第一输出晶体管的所述控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第二上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第二下拉晶体管。所述第二上拉晶体管和下拉晶体管具有不同于所述第一上拉晶体管和下拉晶体管的阈值电压。

Description

具有非目标ODT功能的输出缓冲电路
背景技术
例如DRAM的半导体装置具有使输出缓冲器用作端接电阻器的ODT功能。近年来，存在其中具有低阈值的晶体管用于输出缓冲器的前级中的电路中以增加通到输出缓冲器的数据路径的速度的情况。因此，当这类半导体装置在半导体装置处于未被选择状态时执行使输出缓冲器用作端接电阻器的非目标ODT操作时，存在在半导体装置处于未被选择状态中时泄漏电流增加的问题。
发明内容
根据本文中所公开的至少一个实例，一种设备可包含数据端子；第一输出晶体管，其连接于所述数据端子与供应第一电源电势的第一电源线之间；第一三态电路，其包含连接到所述第一输出晶体管的控制电极的输出节点、被配置成将所述输出节点驱动到第一逻辑电平的第一上拉晶体管，以及被配置成将所述输出节点驱动到第二逻辑电平的第一下拉晶体管；和第二三态电路，其包含连接到所述第一输出晶体管的所述控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第二上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第二下拉晶体管，其中所述第二上拉晶体管和下拉晶体管具有不同于所述第一上拉晶体管和下拉晶体管的阈值电压。
根据本文中所公开的至少一个实例，一种设备可包含数据端子；输出晶体管，其连接于所述数据端子与供应第一电源电势的第一电源线之间；第一三态电路，其包含连接到所述输出晶体管的控制电极的输出节点；第二三态电路，其包含连接到所述输出晶体管的所述控制电极的输出节点；和第三三态电路，其包含连接到所述输出晶体管的所述控制电极的输出节点，其中当速度模式信号指示高速模式时激活所述第一三态电路，其中当所述速度模式信号指示低速模式时激活所述第二三态电路，且其中当激活非目标ODT信号时激活所述第三三态电路而不考虑所述速度模式信号。
附图说明
图1是示出根据本公开的半导体装置的配置的框图。
图2A是示出包含在I/O电路中的数据输出系统的电路的框图。
图2B是示出上拉电路的配置的框图。
图2C是示出下拉电路的配置的框图。
图2D是示出上拉预加重电路的配置的框图。
图2E是示出下拉预加重电路的配置的框图。
图3是用于解释上拉数据和下拉数据的流动的示意图。
图4是更详细地示出下拉电路中的信号路径的电路图。
图5A和5B是调整电路的电路图。
图6是下拉侧的预加重电路的电路图。
图7是更详细地示出上拉电路中信号路径的电路图。
图8是上拉侧的预加重电路的电路图。
图9是根据本公开的实施例的用于解释半导体装置的操作的时序图表。
图10是示出电源门控操作和重置信号之间的关系的时序图表。
图11是示出其中重置信号的改变时序按电势改变实例的时序图表。
图12是示出当速度模式信号的模式切换时的重置信号的改变时序的时序图表。
具体实施方式
下文将参考附图详细地阐述本发明的各种实施例。以下详细描述参考借助于说明示出可以实践的本发明的特定方面和实施例的附图。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可以使用其它实施例并且可以做出结构、逻辑和电气改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可以与一或多个其它所公开的实施例组合以形成新的实施例。
举例来说，图1中示出的半导体装置10是低功率双倍数据速率5(LPDDR5)DRAM，并且具有存储器单元阵列11、对存储器单元阵列11进行存取的存取控制电路12，以及输入数据到存储器单元阵列11和从存储器单元阵列11输出数据的I/O电路13。存取控制电路12基于经由命令地址端子14从外部控制器输入的命令地址信号CA而对存储器单元阵列11进行存取。在读取操作中，从存储器单元阵列11读出的数据DQ经由I/O电路13输出到数据端子15。在写入操作中，从外部控制器输入到数据端子15的数据DQ经由I/O电路13供应给存储器单元阵列11。另外，在ODT操作中，包含在I/O电路13中的输出缓冲器充当端接电阻器。
图2A示出包含在I/O电路13中的数据输出系统的电路块，所述电路块与一个数据端子15相关联。如图2A中所示，I/O电路13包含将从存储器单元阵列11读出的并行数据DATA转换成串行数据的串行器20。从串行器20输出的串行数据包含上拉数据DATAu和下拉数据DATAd。上拉数据DATAu和下拉数据DATAd是彼此互补的信号。
上拉数据DATAu供应给上拉电路21和预加重电路23。在上拉操作中，也就是说，当从数据端子15输出高电平读取数据DQ时，激活上拉电路21。如图2B中所示，上拉电路21包含属于高速路径的三个上拉驱动电路30H到32H和属于低速路径的三个上拉驱动电路30L到32L。基于输入到驱动电路330的速度模式信号Hs选择是使用高速路径还是低速路径。在其中选择了高速路径的情况下，基于驱动强度选择信号DS选择上拉驱动电路30H到32H中一个或两个或更多个。在其中选择了低速路径的情况下，基于驱动强度选择信号DS选择上拉驱动电路30L到32L中的一个或两个或更多个。上拉驱动电路30H到32H的驱动器大小可不同于彼此。类似地，上拉驱动电路30L到32L的驱动器大小可不同于彼此。上拉驱动电路30H到32H和30L和32L中的每一个包含输出阻抗校准电路50到53。这些输出阻抗校准电路基于阻抗选择信号ZQ，同等地选择性地驱动包含在多个输出级电路中的具有彼此相等的阻抗的调整MOS晶体管，其驱动方式为使得每一个输出级电路的阻抗被校准到期望值。相关联输出级电路的数目在上拉驱动电路30H/L到32H/L当中是不同的。举例来说，电路30H/L与三个输出级电路相关联，电路31H/L与两个输出级电路相关联，且电路32H/L与一个输出级电路相关联。在此情况下，电路30H/L中的输出阻抗校准电路50到53中的每一个驱动三个输出级电路的调整MOS晶体管，电路31H/L中的输出阻抗校准电路50到53中的每一个驱动两个输出级电路的调整MOS晶体管，且电路32H/L中的输出阻抗校准电路50到53中的每一个驱动一个输出级电路的调整MOS晶体管。因此，有可能选择上拉操作中的输出阻抗为具有所要驱动强度的准确阻抗。另外，速度模式信号Hs和回转速率选择信号SR也共同供应给输出阻抗校准电路50到53。
下拉数据DATAd供应给下拉电路22和预加重电路24。在下拉操作中，也就是说，当从数据端子15输出低电平读取数据DQ时，激活下拉电路22。另外，当执行非目标ODT操作时激活包含在下拉电路22中的驱动电路120。如图2C中所示，下拉电路22包含属于高速路径的三个下拉驱动电路40H到42H和属于低速路径的三个下拉驱动电路40L到42L。图2C还示出执行非目标ODT操作的驱动电路120。基于输入到驱动电路130的速度模式信号Hs选择是使用高速路径还是使用低速路径。在其中选择高速路径的情况下，基于驱动强度选择信号DS选择下拉驱动电路40H到42H中的一个或两个或更多个。在其中选择了低速路径的情况下，基于驱动强度选择信号DS选择下拉驱动电路40L到42L中的一个或两个或更多个。下拉驱动电路40H到42H的驱动器大小可不同于彼此。类似地，下拉驱动电路40L到42L的驱动器大小可不同于彼此。下拉驱动电路40H到42H和40L和42L中的每一个包含输出阻抗校准电路60到63。这些输出阻抗校准电路基于阻抗选择信号ZQ，同等地选择性地驱动包含在多个输出级电路中的具有彼此相等的阻抗的调整MOS晶体管，其驱动方式为使得每一个输出级电路的阻抗被校准到期望值。相关联输出级电路的数目在下拉驱动电路40H/L到42H/L当中是不同的。举例来说，电路40H/L与三个输出级电路相关联，电路41H/L与两个输出级电路相关联，且电路42H/L与一个输出级电路相关联。在此情况下，电路40H/L中的输出阻抗校准电路60到63中的每一个驱动三个输出级电路的调整MOS晶体管，电路41H/L中的输出阻抗校准电路60到63中的每一个驱动两个输出级电路的调整MOS晶体管，且电路42H/L中的输出阻抗校准电路60到63中的每一个驱动一个输出级电路的调整MOS晶体管。因此，有可能选择下拉操作中的输出阻抗为具有所要驱动强度的准确阻抗。另外，速度模式信号Hs和回转速率选择信号SR也共同供应给输出阻抗校准电路60到63。
下拉电路22包含用于执行非目标ODT操作的驱动电路120。驱动电路120通过下拉驱动电路40H/L到42H/L的一部分和输出阻抗校准电路60到63的一部分被配置，并且当执行非目标ODT操作时被激活，而不考虑速度模式信号Hs。基于对于非目标ODT操作不包括的驱动强度选择信号DSnt，选择在非目标ODT操作中激活下拉驱动电路40H/L到42H/L中的哪一个。通过阻抗选择信号ZQ指定非目标ODT操作中的输出阻抗校准电路60到63的阻抗。
预加重电路23和24中的每一个仅在数据时段转变期间暂时降低其输出电阻，进而补偿由集肤效应带来的损耗和在高频率操作中产生的介电损耗。因此，有可能允许数据转变即使在高频率操作中仍以适当回转速率出现并且在稳定状态中以置位电阻驱动数据端子15。
当读取数据DQ改变为高电平时激活预加重电路23，进而使读取数据DQ的上升边沿变陡峭。如图2D中所示，预加重电路23包含单触发脉冲产生电路420、属于高速路径的上拉驱动电路33H和34H，以及属于低速路径的上拉驱动电路33L。上拉驱动电路33H和33L中的每一个包含被预加重操作开始信号/PEmpStr所选择的三个驱动电路54到56所述。
当读取数据DQ改变为低电平时激活预加重电路24，进而使读取数据DQ的下降边沿变陡峭。如图2E中所示，预加重电路24包含单触发脉冲产生电路220、属于高速路径的下拉驱动电路43H和44H，以及属于低速路径的下拉驱动电路43L。下拉驱动电路43H和43L中的每一个包含被预加重操作开始信号/PEmpStr所选择的三个驱动电路64到66。
图3是用于解释上拉数据DATAu和下拉数据DATAd的流动的示意图。如图3所示，上拉数据DATAu经由高速路径80或低速路径81供应给输出晶体管71的栅电极。在扇出中，高速路径80小于低速路径81。输出晶体管71是N沟道MOS晶体管。基于速度模式信号选择是使用高速路径80还是使用低速路径81。高速路径80和低速路径81的输出经由多路复用器91供应给输出晶体管71的栅电极。下拉数据DATAd经由高速路径82或低速路径83供应给输出晶体管72的栅电极。在扇出中，高速路径82小于低速路径83。输出晶体管72是N沟道MOS晶体管。基于速度模式信号选择是使用高速路径82还是使用低速路径83。高速路径82、低速路径83和非目标ODT路径84的输出经由多路复用器92供应给输出晶体管72的栅电极。如图3所示，高速路径80和82两者包含布置成六级的门电路，而低速路径81和83两者包含布置成四级的门电路。当激活非目标ODT启用信号NTe时选择非目标ODT路径84。除在其中激活了输出电路的读取操作和写入操作期间以外，非目标ODT启用信号NTe均在高电平下保持处于作用中。在非目标ODT启用信号NTe处于作用中时，所有其它路径80到83处于非作用中。
在其中速度模式信号指示高速模式的情况下，在读取操作中激活高速路径80和82，并且在目标ODT操作中激活高速路径82中的ODT路径82T。另一方面，在其中速度模式信号指示低速模式的情况下，在读取操作中激活低速路径81和83，且在目标ODT操作中激活低速路径83中的ODT路径83T。当目标ODT启用信号Te被激活时选择目标ODT路径82T和83T。在写入操作中激活目标ODT启用信号Te。当目标ODT启用信号Te被激活时，上拉侧路径80和81和下拉侧路径82和83的除目标ODT路径82T和83T以外的部分处于非作用中。
开关晶体管70、输出晶体管71和输出晶体管72在高电势侧电源线与低电势侧电源线之间彼此串联连接。开关晶体管70是N沟道MOS晶体管，其中栅极绝缘膜形成为厚，且重置信号/SCr供应给其栅电极。重置信号/SCr是在读取操作中变低的重置信号SCr的反相信号。数据端子15连接到输出晶体管71和输出晶体管72之间的连接点。在图3和后续图式中，其中以粗线标示与其栅电极相对的直线的晶体管是其中其栅极绝缘膜形成为厚的晶体管。
图4是更详细地示出下拉电路22中的信号路径的电路图。参考图2C所描述，下拉电路22包含三个下拉驱动电路40H到42H和三个下拉驱动电路40L到42L。下拉驱动电路40H到42H和40L到42L中的每一个包含四个输出阻抗校准电路60到63。下拉驱动电路40H/L到42H/L具有彼此相同的电路配置，且输出阻抗校准电路60到63具有彼此相同的电路配置。因此，具有相同电路配置的部分在图4中共同示出。
输出阻抗校准电路60到63各自包含三个三态缓冲电路100、110和120。三态缓冲电路100、110和120的输出节点共同连接到输出晶体管72A的栅电极。也就是说，三态缓冲电路100、110和120的输出节点以线“或”(wired OR)连接经连接并且配置图3中示出的多路复用器92。输出晶体管72A是图3中示出的输出晶体管72中的一个，其包含在下拉驱动电路40H/L到42H/L中。输出晶体管72A中的泄漏电流增加到适当电平，使得输出晶体管72A具有改进的驱动能力。
三态缓冲电路100属于高速路径82并且包含在高电势侧电源线和低电势侧电源线之间彼此串联连接的晶体管101到106。晶体管101和106是N沟道MOS晶体管，其中的每一个具有形成为厚的栅极绝缘膜，且控制信号/SCw*Hs供应给其栅电极。控制信号/SCw*Hs是在读取操作和写入操作期间变低的重置信号SCw的反相信号与速度模式信号Hs的“与”(AND)信号，并且使用升压电势VCCP。速度模式信号Hs在高速模式中变高并且在低速模式中变低。晶体管102配置在选择了输出阻抗校准电路60到63中的对应一个输出阻抗校准电路时被激活的调整电路。如图5A中所示，晶体管102被彼此并联连接的三个P沟道MOS晶体管1020到1022配置。控制信号/(SR0*ZQ*/PD)到/(SR2*ZQ*PD)分别供应给晶体管1020到1022的栅电极。控制信号SR0到SR2是配置回转速率选择信号SR的位信号。控制信号ZQ是用于选择输出阻抗校准电路60到63中的对应输出阻抗校准电路是处于作用中还是处于非作用中的信号。控制信号/PD是当电力下降时变高的掉电信号PD的反相信号。晶体管105还配置调整电路。如图5B中所示，晶体管105被彼此并联连接的三个N沟道MOS晶体管1050到1052配置。配置回转速率选择信号SR的位信号SR0到SR2分别供应给晶体管1050到1052的栅电极。晶体管103是接收在前级包含在逻辑电路150中的NAND门电路151的输出的P沟道MOS晶体管。晶体管104是接收在前级包含在逻辑电路150中的NOR门电路152的输出的N沟道MOS晶体管。晶体管102到105分别具有降低的阈值电压，且因此可执行高速开关。在图4和后续图式中，以粗线标示其两端的晶体管是具有降低的阈值电压的晶体管。另外，在反相器电路、NAND门电路和NOR门电路当中，具有以粗线标示输入节点的电路是使用具有降低的阈值电压的晶体管的电路。
下拉数据DATAd经由包含在高速路径82中的逻辑电路130和150和逻辑电路140输入到三态缓冲电路100。逻辑电路130包含以级联方式彼此连接的反相器电路131和132、重置高速路径82的晶体管133和134，以及激活反相器电路131和132的晶体管135和136。控制信号/RSr*Hs供应给晶体管133和135的栅电极。控制信号/SCr*Hs供应给晶体管134和136的栅电极。重置信号/RSr是在读取操作期间变低的重置信号RSr的反相信号。逻辑电路140包含以级联方式彼此连接的NAND门电路141和142、重置高速路径82的晶体管143和144，以及激活NAND门电路141和142的晶体管145和146。逻辑电路130的输出信号和驱动强度选择信号DSd输入到NAND门电路141。驱动强度选择信号DSd是用于选择下拉驱动电路40H/L到42H/L中的对应下拉驱动电路是处于作用中还是处于非作用中的信号。NAND门电路141的输出信号和目标ODT启用信号Te的反相信号输入到NAND门电路142。控制信号/RSr*Hs供应给晶体管143和145的栅电极。控制信号/SCw*Hs供应给晶体管144和146的栅电极。逻辑电路150包含NAND门电路151、NOR门电路152、将晶体管103的栅电极固定在高电平的晶体管153、将晶体管104的栅电极固定在低电平的晶体管154、激活NAND门电路151的晶体管155，以及激活NOR门电路152的晶体管156和157。逻辑电路140的输出信号和非目标ODT启用信号NTe的反相信号输入到NAND门电路151。逻辑电路140的输出信号和非目标ODT启用信号NTe输入到NOR门电路152。控制信号/SCw*Hs供应给晶体管153和155到157的栅电极。控制信号/SCw*Hs的反相信号/(/SCw*Hs)供应给晶体管154的栅电极。因为各自包含形成为厚的栅极绝缘膜的N沟道MOS晶体管用作晶体管155到157，所以与使用供应电流的能力为低的标准P沟道MOS晶体管的情况相比，可降低过程变化尤其是对晶体管156的影响，且也可减小占用的面积。低于升压电势VCCP的电源电势VDD2仅用于在逻辑电路130和140中使用的控制信号/SCr*Hs和/SCw*Hs，而升压电势VCCP用于在逻辑电路150和用于驱动厚膜晶体管的后续电路中使用的控制信号/SCw*Hs。通过此配置，在其中速度模式信号Hs指示高速模式的情况下，在读取操作中基于下拉数据DATAd接通晶体管103和104中的任一个，并且在目标ODT操作中接通晶体管103。因此，三态缓冲电路100的输出节点被驱动到高电平或低电平。另一方面，在其中速度模式信号Hs指示低速模式的情况下或在非目标ODT操作期间，三态缓冲电路100的输出节点置于高阻抗状态中。通过关断用于存取的晶体管103和104或关断用于开关的晶体管101和106，实现三态缓冲电路100的高阻抗状态。当用于存取的晶体管103和104关断时，三态缓冲电路100的输出节点的寄生电容减小。当用于开关的晶体管106和101关断时，减小处于非作用中状态的亚阈值泄漏。另外，因为各自包含形成为厚的栅极绝缘膜的N沟道MOS晶体管用作用于开关的晶体管101和106，所以与使用供应电流能力为低的标准P沟道MOS晶体管的情况相比，可降低过程变化尤其是对晶体管101的影响，也可减小占用面积，并且当ESD发生时可防止电荷注入。
三态缓冲电路110属于低速路径83并且包含在高电势侧电源线和低电势侧电源线之间彼此串联连接的晶体管111到116。三态缓冲电路110具有与三态缓冲电路100相同的电路配置。与输入到晶体管101、102、105和106的栅电极的信号相同的信号输入到晶体管111、112、115和116的栅电极，不同之处在于速度模式信号HS反相。
下拉数据DATAd经由包含在低速路径83中的逻辑电路160和170输入到三态缓冲电路110。逻辑电路160包含以级联方式彼此连接的NAND门电路161和162、重置低速路径83的晶体管163和164，以及激活NAND门电路161和162的晶体管165和166。下拉数据DATAd和驱动强度选择信号DSd输入到NAND门电路161。NAND门电路161的输出信号和目标ODT启用信号Te的反相信号输入到NAND门电路162。控制信号/RSr*/Hs供应给晶体管163和165的栅电极。控制信号/SCw*/Hs供应给晶体管164和166的栅电极。逻辑电路170包含NAND门电路171、NOR门电路172、将晶体管113的栅电极固定在高电平的晶体管173、将晶体管114的栅电极固定在低电平的晶体管174、激活NAND门电路171的晶体管175，以及激活NOR门电路172的晶体管176和177。逻辑电路160的输出信号和非目标ODT启用信号NTe的反相信号输入到NAND门电路171。逻辑电路160的输出信号和非目标ODT启用信号NTe输入到NOR门电路172。控制信号/SCw*/Hs供应给晶体管173和175到177的栅电极。控制信号/SCw*/Hs的反相信号供应给晶体管174的栅电极。低于升压电势VCCP的仅电源电势VDD2用于在逻辑电路160中使用的控制信号/SCw*/Hs，而升压电势VCCP用于在逻辑电路170和用于驱动厚膜晶体管的后续电路中使用的控制信号/SCw*/Hs。通过此配置，在其中速度模式信号Hs指示低速模式的情况下，在读取操作期间基于下拉数据DATAd接通晶体管113和114中的任一个，并且在目标ODT操作期间接通晶体管113。因此，将三态缓冲电路110的输出节点驱动到高电平或低电平。另一方面，在其中速度模式信号Hs指示高速模式的情况下或在非目标ODT操作期间，将三态缓冲电路110的输出节点置于高阻抗状态中。
三态缓冲电路120属于非目标ODT路径84并且包含在高电势侧电源线和低电势侧电源线之间彼此串联连接的晶体管121到125。晶体管121和125是N沟道MOS晶体管，其中的每一个具有形成为厚的栅极绝缘膜，且控制信号PwUp供应给其栅电极。控制信号PwUp在电源接通之后在加电操作的转变时段保持低电平，并且当加电操作完成时变高。晶体管122是具有正常阈值电压的P沟道MOS晶体管，且控制信号/ZQ供应给其栅电极。晶体管123是接收在前级包含在逻辑电路180中的NAND门电路181的输出的P沟道MOS晶体管。晶体管124是接收在前级包含在逻辑电路180中的NOR门电路182的输出的N沟道MOS晶体管。晶体管123和124两者分别具有正常阈值。在除高速路径82或低速路径83处于作用中的时段以外的包含掉电时段的多个时段中激活非目标ODT路径84。因此，通过使用分别具有正常阈值电压的晶体管123和124减小亚阈值电流。另外，因为各自包含形成为厚的栅极绝缘膜的N沟道MOS晶体管用作晶体管121和125，所以当ESD发生时可防止电荷注入。
非目标ODT启用信号NTe以及驱动强度选择信号DSnt与非目标ODT模式信号NT的“与”信号供应给NAND门电路181。非目标ODT启用信号NTe的反相信号以及驱动强度选择信号DSnt与非目标ODT模式信号NT的“与”信号供应给NOR门电路182。驱动强度选择信号DSnt是用于选择非目标ODT操作中的驱动强度的信号。非目标ODT模式信号NT是选择是否执行非目标ODT操作的模式信号。通过此配置，在其中允许非目标ODT操作的情况下，当激活非目标ODT启用信号NTe时接通晶体管123。因此，三态缓冲电路120的输出节点被驱动到高电平。然而，因为晶体管122到124分别具有正常阈值电压，所以在非目标ODT操作期间的泄漏电流减小。另一方面，在其中非目标ODT操作不被允许或非目标ODT启用信号NTe不被激活的情况下，三态缓冲电路120的输出节点置于高阻抗状态中。
另外，输出阻抗校准电路60到63各自包含将输出晶体管72A的栅电极重置到低电平的N沟道MOS晶体管191到194。控制信号/PwUp和/NT*SCw、控制信号/ZQ以及控制信号/(/NT*SCw)分别供应给晶体管191到194的栅电极。晶体管191、192和194是N沟道MOS晶体管，其中的每一个具有形成为厚的栅极绝缘膜。因为N沟道MOS晶体管各自包含形成为厚的用作晶体管191、192和194的栅极绝缘膜，所以当ESD发生时可防止电荷注入。另外，输入到晶体管191的控制信号/PwUp的振幅并非升压电势VCCP而是外部电源电势VDD1。因此，紧接在电源接通之后，输出晶体管72A的栅电极确实固定在低电平。另一方面，控制信号/NT*SCw和/(/NT*SCw)的振幅是VCCP，且控制信号/ZQ的振幅是VDD2。在当前模式并非非目标ODT模式且重置信号SCw处于作用中时，晶体管192接通。在非目标ODT模式中或在重置信号SCw处于非作用中且输出阻抗校准电路60到63中的对应输出阻抗校准电路不被选择时，接通通过晶体管193和194配置的重置电路。
图6是预加重电路24的电路图。预加重电路24包含两个三态缓冲电路200和210。三态缓冲电路200和210的输出节点共同连接到输出晶体管72B的栅电极。也就是说，三态缓冲电路200和210的输出节点以线“或”连接经连接并且配置图3中示出的多路复用器92。输出晶体管72B是图3中示出的输出晶体管72中的一个，其包含在预加重电路24中。
三态缓冲电路200属于高速路径82并且包含在高电势侧电源线和低电势侧电源线之间彼此串联连接的晶体管201到205。晶体管201和205是N沟道MOS晶体管，其中的每一个具有形成为厚的栅极绝缘膜，且控制信号/SCw*Hs供应给其栅电极。预加重操作开始信号/PEmpStr输入到晶体管202的栅电极。晶体管203是接收在前级中包含在逻辑电路250中的NAND门电路251的输出的P沟道MOS晶体管。晶体管204是接收在前级包含在逻辑电路250中的NOR门电路252的输出的N沟道MOS晶体管。晶体管202到204分别具有降低的阈值，且因此可执行高速开关。
下拉数据DATAd供应给单触发脉冲产生电路220。单触发脉冲产生电路220包含接收下拉数据DATAd和下拉预加重启用信号PEmpEnPd的NAND门电路221、接收NAND门电路221的输出信号和下拉预加重启用信号PEmpEnPd的NAND门电路222、作为NAND门电路222的后一级级联连接的反相器电路223，其中反相器电路223的数目是奇数，以及将电力供应给NAND门电路221和222以及反相器电路223的N沟道MOS晶体管224。重置信号/SCr供应给晶体管224的栅电极。下拉预加重启用信号PEmpEnPd选择是否在读取数据DQ的下降处执行预加重操作。因此，在其中下拉预加重启用信号PEmpEnPd在高电平下处于作用中的情况下，与下拉数据DATAd的上升边沿同步地从单触发脉冲产生电路220产生单触发信号EmpPd。单触发脉冲产生电路220不使用需要多个串联连接的P沟道MOS晶体管的NOR门电路，而是通过使用不需要多个串联连接的P沟道MOS晶体管的NAND门电路进行配置，且因此其适用于高速操作。
单触发信号EmpPd和下拉数据DATAd经由逻辑电路230和240以及包含在高速路径82中的逻辑电路250输入到三态缓冲电路200。逻辑电路230包含接收单触发信号EmpPd和下拉数据DATAd的NAND门电路231、反相器电路232、重置高速路径82的晶体管233和234，以及激活NAND门电路231和反相器电路232的晶体管235和236。控制信号/RSr*Hs供应给晶体管233和235的栅电极。控制信号/SCr*Hs供应给晶体管234和236的栅电极。逻辑电路240包含彼此级联连接的反相器电路241和242、重置高速路径82的晶体管243和244，以及激活反相器电路241和242的晶体管245和246。控制信号/RSr*Hs供应给晶体管243和245的栅电极。控制信号/SCw*Hs供应给晶体管244和246的栅电极。逻辑电路250包含NAND门电路251、NOR门电路252、将晶体管203的栅电极固定在高电平的晶体管253、将晶体管204的栅电极固定在低电平的晶体管254、激活NAND门电路251的晶体管255，以及激活NOR门电路252的晶体管256和257。逻辑电路240的输出信号和固定高电平信号输入到NAND门电路251。逻辑电路240的输出信号和控制信号/(/SCw*Hs)输入到NOR门电路252。控制信号/SCw*Hs供应给晶体管253和255到257的栅电极。控制信号/SCw*Hs的反相信号/(/SCw*Hs)供应给晶体管254的栅电极。通过此配置，在其中速度模式信号Hs指示高速模式的情况下，当下拉数据DATAd在读取操作中改变到高电平时暂时接通晶体管203。因此，暂时接通输出晶体管72B，使得执行下拉状态中的预加重操作。另一方面，在其中速度模式信号Hs指示低速模式的情况下，三态缓冲电路200的输出节点置于高阻抗状态中。
三态缓冲电路210属于低速路径83并且包含在高电势侧电源线和低电势侧电源线之间彼此串联连接的晶体管211到215。三态缓冲电路210具有与三态缓冲电路200相同的电路配置。与输入到晶体管201、202和205的栅电极的信号相同的信号输入到晶体管211、212和215的栅电极，不同之处在于速度模式信号HS反相。
单触发信号EmpPd和下拉数据DATAd经由包含在低速路径83中的逻辑电路260和270输入到三态缓冲电路210。逻辑电路260包含接收单触发信号EmpPd和下拉数据DATAd的NAND门电路261、反相器电路262、重置低速路径83的晶体管263和264，以及激活NAND门电路261和反相器电路262的晶体管265和266。控制信号/RSr*/Hs供应给晶体管263和265的栅电极。控制信号/SCw*Hs供应给晶体管264和266的栅电极。逻辑电路270包含NAND门电路271、NOR门电路272、将晶体管213的栅电极固定在高电平的晶体管273、将晶体管214的栅电极固定在低电平的晶体管274、激活NAND门电路271的晶体管275，以及激活NOR门电路272的晶体管276和277。逻辑电路260的输出信号和固定高电平信号输入到NAND门电路271。逻辑电路260的输出信号和控制信号/(/SCw*/Hs)输入到NOR门电路272。控制信号/SCw*/Hs供应给晶体管273和275到277的栅电极。控制信号/SCw*/Hs的反相信号/(/SCw*/Hs)供应给晶体管274的栅电极。通过此配置，在其中速度模式信号Hs指示低速模式的情况下，当下拉数据DATAd在读取操作中改变到高电平时，暂时接通晶体管213。因此，暂时接通输出晶体管72B，使得执行下拉状态中的预加重操作。另一方面，在其中速度模式信号Hs指示高速模式的情况下，三态缓冲电路210的输出节点置于高阻抗状态中。
另外，预加重电路24包含将输出晶体管72B的栅电极重置到低电平的N沟道MOS晶体管291到294。控制信号/PwUp、SCw和/PEmpStr以及控制信号/SCw分别供应给晶体管291到294的栅电极。晶体管291、292和294是N沟道MOS晶体管，其中的每一个具有形成为厚的栅极绝缘膜。另外，输入到晶体管291的控制信号/PwUp的振幅并非升压电势VCCP而是外部电源电势VDD1。同时，控制信号SCw和/SCw的振幅是VCCP，且控制信号/PEmpStr的振幅是VDD2。
在预加重电路24中，并行设置驱动电路64到66。
图7是更详细地示出上拉电路21中的信号路径的电路图。参考图2B所描述，上拉电路21包含三个上拉驱动电路30H到32H和三个上拉驱动电路30L到32L。上拉驱动电路30H到32H和30L到32L中的每一个包含四个输出阻抗校准电路50到53。上拉驱动电路30H/L到32H/L具有彼此相同的电路配置，且输出阻抗校准电路50到53具有彼此相同的电路配置。因此，在图7中共同展示具有相同配置的部分。
输出阻抗校准电路50到53各自包含两个三态缓冲电路300和310。三态缓冲电路300和310的输出节点共同连接到输出晶体管71A的栅电极。也就是说，三态缓冲电路300和310的输出节点以线“或”连接经连接并且配置图3中示出的多路复用器91。输出晶体管71A是图3中示出的输出晶体管71中的一个，其包含在上拉驱动电路30H/L到32H/L中。在输出晶体管71A中，调整离子植入的量以改进线性和操作电压余量，使得阈值电压降低。
三态缓冲电路300属于高速路径80并且包含在高电势侧电源线和低电势侧电源线之间彼此串联连接的晶体管301到306。晶体管301和306是N沟道MOS晶体管，其中的每一个具有形成为厚的栅极绝缘膜，且控制信号/SCr*Hs供应给其栅电极。输入到晶体管301和306的控制信号/SCr*Hs的电平是升压电势VCCP。晶体管302和305对应于图4中示出的晶体管102和105，且与输入到晶体管102和105的控制信号相同的信号输入到晶体管302和305。晶体管303是接收在前级包含在逻辑电路350中的NAND门电路351的输出的P沟道MOS晶体管。晶体管304是接收在前级包含在逻辑电路350中的NOR门电路352的输出的N沟道MOS晶体管。晶体管302到305分别具有降低的阈值电压，且因此可执行高速开关。
上拉数据DATAu经由逻辑电路330和340以及包含在高速路径80中的逻辑电路350输入到三态缓冲电路300。逻辑电路330包含彼此级联连接的反相器电路331和332、重置高速路径80的晶体管333和334，以及激活反相器电路331和332的晶体管335和336。控制信号/RSr*Hs供应给晶体管333和335的栅电极。控制信号/SCr*Hs供应给晶体管334和336的栅电极。逻辑电路340包含彼此级联连接的NAND门电路341和342、重置高速路径80的晶体管343和344，以及激活NAND门电路341和342的晶体管345和346。逻辑电路330的输出信号和驱动强度选择信号DSu输入到NAND门电路341。驱动强度选择信号DSu是用于选择上拉驱动电路30H/L到32H/L中的对应上拉驱动电路是处于作用中还是处于非作用中的信号。NAND门电路341的输出信号和固定高电平信号输入到NAND门电路342。控制信号/RSr*Hs供应给晶体管343和345的栅电极。控制信号/SCr*Hs供应给晶体管344和346的栅电极。逻辑电路350包含NAND门电路351、NOR门电路352、将晶体管303的栅电极固定在高电平的晶体管353、将晶体管304的栅电极固定在低电平的晶体管354、激活NAND门电路351的晶体管355，以及激活NOR门电路352的晶体管356和357。逻辑电路340的输出信号和固定高电平信号输入到NAND门电路351。逻辑电路340的输出信号和控制信号/(/SCr*Hs)输入到NOR门电路352。控制信号/SCr*Hs供应给晶体管353和355到357的栅电极。控制信号/SCr*Hs的反相信号/(/SCr*Hs)供应给晶体管354的栅电极。低于升压电势VCCP的电源电势VDD2用于在逻辑电路330和340中使用的控制信号/SCr*Hs，而升压电势VCCP用于在逻辑电路350和用于驱动厚膜晶体管的后续电路中使用的控制信号/SCr*Hs。通过此配置，在其中速度模式信号Hs指示高速模式的情况下，在读取操作中基于上拉数据DATAu接通晶体管303和304中的任一个。因此，三态缓冲电路300的输出节点驱动到高电平或低电平。另一方面，在其中速度模式信号Hs指示低速模式的情况下，三态缓冲电路300的输出节点置于高阻抗状态中。
三态缓冲电路310属于低速路径81并且包含在高电势侧电源线和低电势侧电源线之间彼此串联连接的晶体管311到316。三态缓冲电路310具有与三态缓冲电路300相同的电路配置。与输入到晶体管301、302、305和306的栅电极的信号相同的信号输入到晶体管311、312、315和316的栅电极，不同之处在于速度模式信号Hs反相。
上拉数据DATAu经由包含在低速路径81中的逻辑电路360和370输入到三态缓冲电路310。逻辑电路360包含彼此级联连接的NAND门电路361和362、重置低速路径81的晶体管363和364，以及激活NAND门电路361和362的晶体管365和366。上拉数据DATAu和驱动强度选择信号DSu输入到NAND门电路361。NAND门电路361的输出信号和固定高电平信号输入到NAND门电路362。控制信号/RSr*/Hs供应给晶体管363和365的栅电极。控制信号/SCr*/Hs供应给晶体管364和366的栅电极。逻辑电路370包含NAND门电路371、NOR门电路372、将晶体管313的栅电极固定在高电平的晶体管373、将晶体管314的栅电极固定在低电平的晶体管374、激活NAND门电路371的晶体管375，以及激活NOR门电路372的晶体管376和377。逻辑电路360的输出信号和固定高电平信号输入到NAND门电路371。逻辑电路360的输出信号和控制信号/(/SCr*/Hs)输入到NOR门电路372。控制信号/SCr*/Hs供应给晶体管373和375到377的栅电极。控制信号/SCr*/Hs的反相信号供应给晶体管374的栅电极。低于升压电势VCCP的电源电势VDD2用于在逻辑电路360中使用的控制信号/SCr*/Hs，而升压电势VCCP用于在逻辑电路370和用于驱动厚膜晶体管的后续电路中使用的控制信号/SCr*/Hs。通过此配置，在其中速度模式信号Hs指示低速模式的情况下，在读取操作中基于上拉数据DATAu接通晶体管313和314中的任一个。因此，三态缓冲电路310的输出节点被驱动到高电平或低电平。另一方面，在其中速度模式信号Hs指示高速模式的情况下，三态缓冲电路310的输出节点置于高阻抗状态中。
另外，输出阻抗校准电路50到53各自包含将输出晶体管71A的栅电极重置到低电平的N沟道MOS晶体管391到394。控制信号/PwUp、Scr、/ZQ和/SCr分别供应给晶体管391到394的栅电极。晶体管391、392和394是N沟道MOS晶体管，其中的每一个具有形成为厚的栅极绝缘膜。另外，输入到晶体管391的控制信号/PwUp的振幅并非升压电势VCCP而是外部电源电势VDD1。同时，控制信号Scr和/SCr的振幅是VCCP，且控制信号/ZQ的振幅是VDD2。
图8是预加重电路23的电路图。预加重电路23包含两个三态缓冲电路400和410。三态缓冲电路400和410的输出节点共同连接到输出晶体管71B的栅电极。也就是说，三态缓冲电路400和410的输出节点以线“或”连接经连接并且配置图3中示出的多路复用器91。输出晶体管71B是图3中示出的输出晶体管71中的一个，其包含在预加重电路23中。
三态缓冲电路400属于高速路径80并且包含在高电势侧电源线和低电势侧电源线之间彼此串联连接的晶体管401到405。晶体管401和405是N沟道MOS晶体管，其中的每一个具有形成为厚的栅极绝缘膜，且控制信号/SCw*Hs供应给其栅电极。预加重操作开始信号/PEmpStr输入到晶体管402的栅电极。晶体管403是接收在前级中包含在逻辑电路450中的NAND门电路451的输出的P沟道MOS晶体管。晶体管404是接收在前级包含在逻辑电路450中的NOR门电路452的输出的N沟道MOS晶体管。晶体管402到404分别具有降低的阈值电压，且因此可执行高速开关。
上拉数据DATAu供应给单触发脉冲产生电路420。单触发脉冲产生电路420包含接收上拉数据DATAu和上拉预加重启用信号PEmpEnPu的NAND门电路421、接收NAND门电路421的输出信号和上拉预加重启用信号PEmpEnPu的NAND门电路422、作为NAND门电路422的后续级级联连接的反相器电路423，其中反相器电路423的数目为奇数，以及将电力供应给NAND门电路421和422以及反相器电路423的N沟道MOS晶体管424。重置信号/SCr供应给晶体管424的栅电极。上拉预加重启用信号PEmpEnPu选择是否在读取数据DQ的上升处执行预加重操作。因此，在其中上拉预加重启用信号PEmpEnPu在高电平下处于作用中的情况下，与上拉数据DATAu的上升边沿同步地从单触发脉冲产生电路420产生单触发信号EmpPu。单触发脉冲产生电路420不使用需要多个串联连接的P沟道MOS晶体管的NOR门电路，而是通过使用不需要多个串联连接的P沟道MOS晶体管的NAND门电路进行配置，且因此其适用于高速操作。
单触发信号EmpPu和上拉数据DATAu经由逻辑电路430和440以及包含在高速路径80中的逻辑电路450输入到三态缓冲电路400。逻辑电路430包含接收单触发信号EmpPu和上拉数据DATAu的NAND门电路431、反相器电路432、重置高速路径80的晶体管433和434，以及激活NAND门电路431和反相器电路432的晶体管435和436。控制信号/RSr*Hs供应给晶体管433和435的栅电极。控制信号/SCr*Hs供应给晶体管434和436的栅电极。逻辑电路440包含彼此级联连接的反相器电路441和442、重置高速路径80的晶体管443和444，以及激活反相器电路441和442的晶体管445和446。控制信号/RSr*Hs供应给晶体管443和445的栅电极。控制信号/SCr*Hs供应给晶体管444和446的栅电极。逻辑电路450包含NAND门电路451、NOR门电路452、将晶体管403的栅电极固定在高电平的晶体管453、将晶体管404的栅电极固定在低电平的晶体管454、激活NAND门电路451的晶体管455，以及激活NOR门电路452的晶体管456和457。逻辑电路440的输出信号和固定高电平信号输入到NAND门电路451。逻辑电路440的输出信号和控制信号/(/SCr*Hs)输入到NOR门电路452。控制信号/SCr*Hs供应给晶体管453和455到457的栅电极。控制信号/SCr*Hs的反相信号/(/SCr*Hs)供应给晶体管454的栅电极。低于升压电势VCCP的电源电势VDD2用于在逻辑电路430和440中使用的控制信号/SCr*Hs，而升压电势VCCP用于在逻辑电路450和用于驱动厚膜晶体管的后续电路中使用的控制信号/SCr*/Hs。通过此配置，在其中速度模式信号Hs指示高速模式的情况下，当上拉数据DATAu在读取操作中改变到高电平时暂时接通晶体管403。因此，输出晶体管71B暂时接通，使得执行上拉状态中的预加重操作。另一方面，在其中速度模式信号Hs指示低速模式的情况下，三态缓冲电路400的输出节点置于高阻抗状态中。
三态缓冲电路410属于低速路径81并且包含在高电势侧电源线和低电势侧电源线之间彼此串联连接的晶体管411到415。三态缓冲电路410具有与三态缓冲电路400相同的电路配置。与输入到晶体管401、402和405的栅电极的信号相同的信号输入到晶体管411、412和415的栅电极，不同之处在于速度模式信号Hs反相。
单触发信号EmpPu和上拉数据DATAu经由包含在低速路径81中的逻辑电路460和470输入到三态缓冲电路410。逻辑电路460包含接收单触发信号EmpPu和上拉数据DATAu的NAND门电路461、反相器电路462、重置低速路径81的晶体管463和464，以及激活NAND门电路461和反相器电路462的晶体管465和466。控制信号/RSr*/Hs供应给晶体管463和465的栅电极。控制信号/SCr*/Hs供应给晶体管464和466的栅电极。逻辑电路470包含NAND门电路471、NOR门电路472、将晶体管413的栅电极固定在高电平的晶体管473、将晶体管414的栅电极固定在低电平的晶体管474、激活NAND门电路471的晶体管475，以及激活NOR门电路472的晶体管476和477。逻辑电路460的输出信号和固定高电平信号输入到NAND门电路471。逻辑电路460的输出信号和控制信号/(/SCr*/Hs)输入到NOR门电路472。控制信号/SCr*/Hs供应给晶体管473和475到477的栅电极。控制信号/SCr*/Hs的反相信号/(/SCr*/Hs)供应给晶体管474的栅电极。通过此配置，在其中速度模式信号Hs指示低速模式的情况下，当上拉数据DATAu在读取操作中改变到高电平时暂时接通晶体管413。因此，暂时接通输出晶体管71B，使得执行上拉状态中的预加重操作。另一方面，在其中速度模式信号Hs指示高速模式的情况下，三态缓冲电路410的输出节点置于高阻抗状态中。
另外，预加重电路23包含将输出晶体管71B的栅电极重置到低电平的N沟道MOS晶体管491到494。控制信号/PwUp、Scr、/PEmpStr和/SCr分别供应给晶体管491到494的栅电极。晶体管491、492和494是N沟道MOS晶体管，其中的每一个具有形成为厚的栅极绝缘膜。另外，输入到晶体管491的控制信号/PwUp的振幅并非升压电势VCCP而是外部电源电势VDD1。同时，控制信号SCr、/PEmpStr和/SCr的振幅是VCCP。
在预加重电路23中，并行设置驱动电路54到56。
图9是根据本公开的实施例的用于解释半导体装置10的操作的时序图表。
在图9中示出的实例中，分别在时间t1和t2发出读取命令和写入命令，并且分别在时间t3和t4发出读取命令和写入命令。时间t1和t2包含在期间在低速模式中执行操作的时间段T1中，且时间t3和t4包含在期间在高速模式中执行操作的时间段T2中。如图9所示，当读取命令已发出时，使重置信号RSr和SCr、重置信号RSw和重置信号SCw在低电平下处于非作用中。同时，当写入命令已发出时，使重置信号RSw和SCw在低电平下处于非作用中。重置信号RSr和RSw的下降时序不同于重置信号SCr和SCw的下降时序。类似地，重置信号RSr和RSw的上升时序不同于重置信号SCr和SCw的上升时序。重置信号RSr在休眠状态处于高电平，当读取操作开始时变低，并且当读取操作结束时返回到高电平。重置信号SCr当读取操作开始时变低，略早于重置信号RSr，并且当读取操作结束时返回到高电平，大大晚于重置信号RSr。重置信号RSw当读取操作或写入操作开始时变低，并且当读取操作或写入操作结束时返回到高电平。重置信号SCw当读取操作或写入操作开始时变低，略早于重置信号RSw，并且当读取操作或写入操作结束时返回到高电平，大大晚于重置信号RSw。
当读取命令已发出时，从数据端子15输出读取数据DQ。当写入命令已发出时，写入数据DQ输入到数据端子15。另外，在写入操作中，激活目标ODT启用信号Te，使得执行目标ODT操作。此外，当既不执行读取操作也不执行写入操作时，激活非目标ODT启用信号NTe，使得执行非目标ODT操作。
图10是示出重置信号RSr和RSw与重置信号SCr和SCw之间的关系的波形图。如图10所示，重置信号SCr和SCw各自定义结束电源门控操作并且致使对应逻辑电路从非作用中状态转变到作用中状态的时序。同时，重置信号RSr和RSw各自定义恢复电源门控操作并且致使对应逻辑电路从作用中状态转变到非作用中状态的时序。在每个逻辑电路中，重置信号RSr和RSw输入到前级且重置信号SCr和SCw输入到后一级。因此，当电源门控操作结束时，固定从每个逻辑电路的逻辑电平输出的信号。同时，因为重置信号SCr和SCw输入到使用升压电势VCCP的晶体管，所以所述重置信号即使在电源门控操作恢复之后仍保持在低电平相对长时间，以免由于在短时间段内重复接通和关断而引起电力消耗增加并引起热载流子退化。
如图4和6到8中所示，控制信号/RSr*Hs和控制信号/SCr*Hs在读取操作中激活高速路径80和82，并且在高速路径80中用于上拉数据DATAu并且在高速路径82的一部分中用于下拉数据DATAd，所述部分不涉及目标ODT操作。控制信号/RSr*/Hs和控制信号/SCr*/Hs在读取操作中激活低速路径81和83，并且在低速路径81中用于上拉数据DATAu并在低速路径83的一部分中用于下拉数据DATAd，所述部分不涉及目标ODT操作。控制信号/SCw*Hs在读取操作或写入操作中激活高速路径82，并且在高速路径82的一部分中用于下拉数据DATAd，所述部分涉及目标ODT操作。控制信号/SCw*/Hs在读取操作或写入操作中激活低速路径83，并且在低速路径83的一部分中用于下拉数据DATAd，所述部分涉及目标ODT操作。
重置信号SCr可划分成输入到使用升压电势VCCP的晶体管的信号和输入到使用电源电势VDD2的晶体管的信号。举例来说，如图11中所示，当基于重置信号SCr产生了控制信号/SCr*/Hs时，可从将输入到使用电源电势VDD2的晶体管的控制信号/SCr*/Hs_VDD2的上升延迟将输入到使用升压电势VCCP的晶体管的控制信号/SCr*/Hs_VCCP的上升，并且可从控制信号/SCr*/Hs_VCCP的下降延迟控制信号/SCr*/Hs_VDD2的下降。通过此设置，防止当电源门控操作结束时从数据端子15输出未知数据。
另外，当低速模式切换到高速模式时或当高速模式切换到低速模式时，可将重置信号SCr和SCw以及速度模式信号Hs产生的各种控制信号的转变时序进行排序。举例来说，如图12中所展示，当低速模式切换到高速模式时，控制信号/SCr*Hs_VDD2可改变到高电平，此后,控制信号/SCr*Hs_VCCP和控制信号/SCw*/Hs_VCCP可分别改变到高电平和低电平，且此后,控制信号/SCw*/Hs_VDD2可改变到低电平。以此次序，防止在从低速模式切换到高速模式时或在从高速模式切换到低速模式时从数据端子15输出未知数据。
尽管已经在某些优选实施例和实例的上下文中公开了本发明，但是所属领域的技术人员应理解，本发明超出具体公开的实施例扩展到其它替代实施例和/或本发明以及其显而易见的修改和等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，并仍然落入本发明的范围内。应理解，所公开实施例的各种特征和方面能够彼此组合或替代彼此以便形成本发明的变化模式。因此，希望本文中所公开的本发明的至少一些的范围不应受上文所描述的特定的公开的实施例的限制。

Claims (20)

1.一种设备，其包括：
数据端子；
第一输出晶体管，其连接于所述数据端子与供应第一电源电势的第一电源线之间；
第一三态电路，其包含连接到所述第一输出晶体管的控制电极的输出节点、被配置成将所述输出节点驱动到第一逻辑电平的第一上拉晶体管，以及被配置成将所述输出节点驱动到第二逻辑电平的第一下拉晶体管；和
第二三态电路，其包含连接到所述第一输出晶体管的所述控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第二上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第二下拉晶体管，
其中所述第二上拉晶体管和下拉晶体管具有不同于所述第一上拉晶体管和下拉晶体管的阈值电压。
2.根据权利要求1所述的设备，
其中所述第一三态电路的所述输出节点当激活第一模式信号时进入高阻抗状态，且
其中所述第二三态电路的所述输出节点当解除激活所述第一模式信号时进入高阻抗状态。
3.根据权利要求2所述的设备，
其中所述第一模式信号是非目标ODT信号，且
其中所述第二上拉晶体管和下拉晶体管的阈值电压高于所述第一上拉晶体管和下拉晶体管的阈值电压。
4.根据权利要求1所述的设备，其中所述第一三态电路另外包含与所述第一上拉晶体管串联连接的第一开关晶体管，以及与所述第一下拉晶体管串联连接的第二开关晶体管。
5.根据权利要求4所述的设备，其中所述第一开关晶体管和第二开关晶体管的栅极绝缘膜厚于所述第一上拉晶体管和下拉晶体管的栅极绝缘膜。
6.根据权利要求5所述的设备，其中所述第一开关晶体管和第二开关晶体管具有彼此相同的导电类型。
7.根据权利要求4所述的设备，其中所述第一三态电路另外包含连接于所述第一上拉晶体管与所述第一开关晶体管之间的第一调整电路，以及连接于所述第一下拉晶体管与所述第二开关晶体管之间的第二调整电路。
8.根据权利要求7所述的设备，其中第一调整电路和第二调整电路中的每一个包含并联连接的多个调整晶体管。
9.根据权利要求8所述的设备，其中所述调整晶体管受回转速率代码信号控制。
10.根据权利要求3所述的设备，其中所述第一上拉晶体管和下拉晶体管中的一个在读取操作期间基于第一数据信号进入接通状态。
11.根据权利要求10所述的设备，其中所述第一上拉晶体管在写入操作期间进入接通状态。
12.根据权利要求10所述的设备，其另外包括第三三态电路，所述第三三态电路包含连接到所述第一输出晶体管的所述控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第三上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第三下拉晶体管，
其中所述第三上拉晶体管和下拉晶体管具有与所述第一上拉晶体管和下拉晶体管相同的阈值电压，且
其中基于第二模式信号激活所述第一三态电路和第三三态电路中的一个。
13.根据权利要求12所述的设备，其中所述第二模式信号指示所述第一数据信号的频率。
14.根据权利要求10所述的设备，其另外包括：
第二输出晶体管，其连接于所述数据端子与供应第二电源电势的第二电源线之间；和
第四三态电路，其包含连接到所述第二输出晶体管的控制电极的输出节点、被配置成将所述输出节点驱动到所述第一逻辑电平的第四上拉晶体管，以及被配置成将所述输出节点驱动到所述第二逻辑电平的第四下拉晶体管，
其中所述第二上拉晶体管和下拉晶体管的阈值电压高于所述第四上拉晶体管和下拉晶体管的阈值电压。
15.根据权利要求14所述的设备，其中所述第四上拉晶体管和下拉晶体管中的一个基于第二数据信号进入接通状态，所述第二数据信号是所述第一数据信号的反相信号。
16.一种设备，其包括：
数据端子；
输出晶体管，其连接于所述数据端子与供应第一电源电势的第一电源线之间；
第一三态电路，其包含连接到所述输出晶体管的控制电极的输出节点；
第二三态电路，其包含连接到所述输出晶体管的所述控制电极的输出节点；和
第三三态电路，其包含连接到所述输出晶体管的所述控制电极的输出节点，
其中当速度模式信号指示高速模式时激活所述第一三态电路，
其中当所述速度模式信号指示低速模式时激活所述第二三态电路，且
其中当激活非目标ODT信号时激活所述第三三态电路而不考虑所述速度模式信号。
17.根据权利要求16所述的设备，
其中所述第一三态电路和第二三态电路中的每一个包含串联连接于所述输出晶体管的所述控制电极和所述第一电源线之间的第一晶体管、第二晶体管和第三晶体管，
其中所述第一晶体管受第一信号控制，
其中所述第二晶体管受第二信号控制，
其中所述第三晶体管受第三信号控制，且
其中所述第三晶体管的栅极绝缘膜厚于所述第一晶体管和第二晶体管的栅极绝缘膜。
18.根据权利要求17所述的设备，
其中所述第一三态电路和第二三态电路中的每一个另外包含串联连接于所述输出晶体管的所述控制电极和供应第二电源电势的第二电源线之间的第四晶体管、第五晶体管和第六晶体管，
其中所述第四晶体管受所述第一信号控制，
其中所述第五晶体管受所述第二信号控制，
其中所述第六晶体管受所述第三信号控制，且
其中所述第六晶体管的栅极绝缘膜厚于所述第四晶体管和第五晶体管的栅极绝缘膜。
19.根据权利要求18所述的设备，
其中所述第一、第二、第三和第六晶体管是N沟道类型，且
其中所述第四晶体管和第五晶体管是P沟道类型。
20.根据权利要求19所述的设备，
其中所述第三三态电路包含N沟道类型的第七晶体管和P沟道类型的第八晶体管，
其中所述第七晶体管和第八晶体管的漏极连接到所述输出晶体管的所述控制电极，且
其中所述第七晶体管和第八晶体管的阈值电压高于所述第一晶体管和第四晶体管的阈值电压。
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