JP2016072770A - 受信回路 - Google Patents
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Abstract
【解決手段】差動ストローブ信号DQST,DQSBに同期して入力するデータ信号DQを基準電位VREFと比較して取り込むデータ入力回路31a-31nと、差動ストローブ信号の一方をVREFと比較して取り込む第1ストローブ入力回路41と、差動ストローブ信号の他方をVREFと比較して取り込む第2ストローブ入力回路42と、データ入力回路、第1および第2ストローブ入力回路の出力に基づいて、VREFを設定する基準電位制御回路36,37,43と、を有する受信回路。
【選択図】図6
Description
実施形態のインターフェース回路を説明する前に、DDRメモリとのインターフェース回路の一般的な例について説明する。
図1のインターフェース回路は、DDRメモリである送信機340からの出力データを、メモリ制御回路である受信機220で受信して取り込む。言い換えれば、図1は、メモリ制御回路がDDRメモリからデータを読み出す場合の回路を示している。メモリ制御回路からDDRメモリにデータを書き込む場合には、メモリ制御回路に送信機340に対応する回路が、DDRメモリに受信機220に対応する回路が設けられる。
(1)差動ストローブ信号ST1およびST2は常時印加されているわけではなく、DDRメモリの読み出し(Read)動作時にストローブ信号が出力される。そのため、受信側のデバイス内では、差動ストローブ信号に応答して基準電圧VREFnを高速に生成することが求められる。
最上段に示すように、DQSTおよびDQSBは、SoC20の入力端子では、HレベルがVDDQのレベルで、LレベルがVDDQとVSSQの間のレベルである。最下段に示すように、データDQa−DQnも、SoC20の入力端子では、同様のHレベルとLレベルの間で変化する。このように、DQa−DQnのLレベルは、DDRメモリ10が決定している。これに対して、VREFレベルは、SoC20で生成している。最下段に示すように、トレーニングにより、VREFはDQa−DQnのHレベルとLレベルの中間に設定される。
図5の最下段に示すように、最適化されたVREFのレベルが、ALからCLに変化すると、データDQは立下りが早く、立ち上りが遅くなり、Lレベルの期間が短くなる。これは、データDQのアイパターンのウィンドウが変化することを意味し、ラッチする際の誤りが増加する。
実施形態のインターフェース回路は、図2の回路と同様に、DDRメモリ10と、SoC30と、複数の伝送ライン13a−13nおよび14aおよび14bと、を有する。DDRメモリ10および伝送ライン13a−13nおよび14aおよび14bは、図2のものと同じであり、説明は省略する。
VREFトレーニング回路36は、トレーニング制御回路51と、アップ/ダウン(Up/Down)コントローラ52と、DAC制御回路53と、を有し、これにVREF補正回路43が付加されている。VREF補正回路43は、スキュー(skew)検出補正制御部44を有する。
DAC38は、高電位側電源VDDQと低電位側電源(VSSQ)の間に直列に接続された8組のPMOSトランジスタ、2個の抵抗およびNMOSトランジスタを有し、2個の抵抗の接続ノードが共通に接続され、そこから基準電位VREFが出力される。レジスタ67の出力するDAC制御信号P[0]−P[7]は、8個のPMOSトランジスタのゲートに印加され、レジスタ68の出力するDAC制御信号N[0]−N[7]は、8個のPMOSトランジスタのゲートに印加される。P[0]−P[7]をすべてHレベルに、N[0]−N[7]をHレベルにすると、PMOSトランジスタは8個がオフし、NMOSトランジスタは8個がオンし、基準電位VREFは最小値(VSSQ)になる。この状態から、P[0]がLレベルに変化すると、PMOSトランジスタは1個がオンし、7個がオフし、NMOSトランジスタは8個がオンする。これにより、1個の抵抗と、8個の並列に接続した抵抗が直列に接続された状態になり、VREFの電位が1段階上昇する。次に、N[0]がLレベルに変化すると、1個の抵抗と、7個の並列に接続した抵抗が直列に接続された状態になり、VREFの電位がさらに1段階上昇する。以下、P[1]をLレベルに、次にN[1]がLレベルに、という具合に、オンするPMOSトランジスタの個数を1ずつ増加させ、オフするNMOSトランジスタの個数を1ずつ増加させると、VREFが16段階で変化し、最後にVDDQになる。
図12は、図11の回路の各部の真理値表であり、VREFが適切な場合と、高い場合と、低い場合の各部の出力の値を示す。
13a−13n、14a、14b 伝送ライン
30 SoC
31a−31n コンパレータ(データ入力バッファ)
32 差動ストローブ増幅回路
33aa−33na ラッチ回路
34a、34b マスクゲート
35a、35b ディレイ
36 VREFトレーニング回路
37 VREF生成回路
41、42 コンパレータ
43 VREF補正回路
Claims (5)
- 差動ストローブ信号に同期して入力するデータ信号を、基準電位と比較して取り込むデータ入力回路と、
前記差動ストローブ信号の一方を、前記基準電位と比較して取り込む第1ストローブ入力回路と、
前記差動ストローブ信号の他方を、前記基準電位と比較して取り込む第2ストローブ入力回路と、
前記データ入力回路、前記第1ストローブ入力回路および前記第2ストローブ入力回路の出力に基づいて、前記基準電位を設定する基準電位制御回路と、を備えることを特徴とする受信回路。 - 前記基準電位制御回路は、
トレーニングモード時に、前記データ入力回路の出力に基づいて前記基準電位を設定する基準電位トレーニング回路と、
前記第1ストローブ入力回路および前記第2ストローブ入力回路の出力変化のスキューを検出する基準電位補正回路と、を備え、
前記基準電位トレーニング回路は、前記トレーニングモード後の通常動作時に、前記基準電位補正回路の検出結果に基づいて前記基準電位を変化させる請求項1に記載の受信回路。 - 前記基準電位トレーニング回路は、前記トレーニングモード時に、前記データ信号を、低レベルに固定して、前記基準電位を前記低レベルより低いレベルである最小レベルから1段階ずつ増加させて取り込んだときの前記データ信号の値が低レベルと検出された時の前記基準電位と、前記データ信号の高レベルの電位との中間値を、初期基準電位として設定する請求項2に記載の受信回路。
- 前記基準電位補正回路は、
前記第1ストローブ入力回路の出力の立上りが前記第2ストローブ入力回路の出力の立下りより進んでいるか、または前記第2ストローブ入力回路の出力の立上りが前記第1ストローブ入力回路の出力の立下りより進んでいる時には、前記基準電位を低下し、
前記第1ストローブ入力回路の出力の立上りが前記第2ストローブ入力回路の出力の立下りより遅れているか、または前記第2ストローブ入力回路の出力の立上りが前記第1ストローブ入力回路の出力の立下りより遅れている時には、前記基準電位を上昇する請求項2または3に記載の受信回路。 - 前記差動ストローブ信号を差動入力とする差動増幅回路と、
前記第1増幅回路の差動出力の一方を遅延して第1遅延クロックを出力する第1遅延回路と、
前記第1増幅回路の差動出力の他方を遅延して第2遅延クロックを出力する第2遅延回路と、
前記データ入力回路の出力を、前記第1遅延クロックの立ち上りでラッチする第1ラッチ回路と、
前記データ入力回路の出力を、前記第2遅延クロックの立ち上りでラッチする第2ラッチ回路と、を備える請求項1から4のいずれか1項に記載の受信回路。
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