JP2018110293A - デバイス測定用治具 - Google Patents

デバイス測定用治具 Download PDF

Info

Publication number
JP2018110293A
JP2018110293A JP2016256523A JP2016256523A JP2018110293A JP 2018110293 A JP2018110293 A JP 2018110293A JP 2016256523 A JP2016256523 A JP 2016256523A JP 2016256523 A JP2016256523 A JP 2016256523A JP 2018110293 A JP2018110293 A JP 2018110293A
Authority
JP
Japan
Prior art keywords
voltage
switching
circuit
differential amplifier
amplifier circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016256523A
Other languages
English (en)
Other versions
JP6823454B2 (ja
Inventor
清貴 笠原
Kiyotaka Kasahara
清貴 笠原
Original Assignee
株式会社アドバンテスト
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト, Advantest Corp filed Critical 株式会社アドバンテスト
Priority to JP2016256523A priority Critical patent/JP6823454B2/ja
Publication of JP2018110293A publication Critical patent/JP2018110293A/ja
Application granted granted Critical
Publication of JP6823454B2 publication Critical patent/JP6823454B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00Details of apparatus for conversion
    • H02M1/08Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217Class D power amplifiers; Switching amplifiers
    • H03F3/2171Class D power amplifiers; Switching amplifiers with field-effect devices
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45Differential amplifiers
    • H03F3/45071Differential amplifiers with semiconductor devices only
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45Differential amplifiers
    • H03F3/45071Differential amplifiers with semiconductor devices only
    • H03F3/45076Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183Long tailed pairs
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G3/00Gain control in amplifiers or frequency changers without distortion of the input signal
    • H03G3/20Automatic control
    • H03G3/30Automatic control in amplifiers having semiconductor devices
    • H03G3/3036Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
    • H03G3/3042Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers in modulators, frequency-changers, transmitters or power amplifiers
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G3/00Gain control in amplifiers or frequency changers without distortion of the input signal
    • H03G3/20Automatic control
    • H03G3/30Automatic control in amplifiers having semiconductor devices
    • H03G3/3052Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
    • H03G3/3078Circuits generating control signals for digitally modulated signals
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2200/00Indexing scheme relating to amplifiers
    • H03F2200/66Clipping circuitry being present in an amplifier, i.e. the shape of the signal being modified

Abstract

【課題】スイッチング素子にGaN半導体を用いて、安定性の向上を図ることが可能な制御装置を提供する。【解決手段】入力信号に対する差分を増幅する差動増幅回路10と、差動増幅回路10の出力側に接続され、入力される電圧をクリップするクリッピング回路とを備え、差動増幅回路10は、GaN半導体で形成された複数のスイッチング素子Q11、Q12を有し、クリッピング回路は、GaN半導体で形成されたスイッチング素子Q41、Q42を有する。【選択図】図1

Description

本発明は、GаN半導体を用いた制御装置に関するものである。
GaN半導体をメインスイッチに使用したスイッチ装置が知られている(例えば特許文献1)。
特開2012−145010号公報
入力信号に基づき制御対象を制御する制御装置がスイッチング素子を有しており、このスイッチング素子にGaN半導体を用いた場合には、スイッチング素子の閾値電圧のばらつきによって、制御装置の安定性(ロバスト性)が低下する、という問題があった。
本発明が解決しようとする課題は、スイッチング素子にGaN半導体を用いて、安定性の向上を図ることが可能な制御装置を提供することである。
[1]本発明に係る制御装置は、入力信号に対する差分を増幅する差動増幅回路と、前記差動増幅回路の出力側に接続され、入力される電圧をクリップするクリッピング回路とを備え、前記差動増幅回路は、GaN半導体で形成された複数のスイッチング素子を有し、前記クリッピング回路は、前記GaN半導体で形成されたスイッチング素子を有する。
[2]上記発明において、前記制御装置は、前記第1差動増幅回路から出力信号に対する差分を増幅する第2差動増幅回路を備え、前記第2差動増幅回路は、前記GaN半導体で形成された複数のスイッチング素子を有し、前記クリッピング回路は、前記第2差動増幅回路から出力される出力電圧をクリップしてもよい。
[3]上記発明において、前記制御装置は、前記差動増幅回路の出力側に接続され、前記差動増幅回路から出力される電圧のレベルをシフトするレベルシフト回路を備え、前記レベルシフト回路は、前記GaN半導体で形成されたスイッチング素子を有してもよい。
[4]上記発明において、前記制御装置は、前記差動増幅回路に含まれる前記スイッチング素子の制御電圧を変更可能な電圧可変回路を備え、前記差動増幅回路は、前記入力信号の電圧と前記制御電圧との差分を増幅してもよい。
[5]上記発明において、前記制御装置は、前記差動増幅回路に含まれる前記複数のスイッチング素子の各端子に共通して接続される電流源を備えてもよい。
[6]上記発明において、前記制御装置は、前記差動増幅回路に含まれる前記複数のスイッチング素子の各端子に共通して接続される電流源を備えてもよい。
[7]上記発明において、前記制御装置は、前記差動増幅回路に含まれる前記複数のスイッチング素子は対称に接続され、前記入力信号は、前記複数のスイッチング素子のうち一方のスイッチング素子の制御端子に入力され、参照電圧が、前記複数のスイッチング素子のうち他方のスイッチング素子の制御端子に入力され、前記入力信号は、高レベルの電圧値及び低レベルの電圧値の何れか一方を示し、前記参照電圧の電圧値は、前記高レベルの電圧値と前記低レベルの電圧値との間に設定されてもよい。
本発明によれば、入力信号に対する差分を増幅する差動増幅回路と、差動増幅回路の出力側に接続され、入力される電圧をクリップするクリッピング回路が設けられ、差動増幅回路に含まれる複数のスイッチング素子及びクリッピング回路に含まれるスイッチング素子がGaN半導体で形成されている。これにより、制御装置の安定性の向上を図ることができる。
図1は、本発明の実施形態における制御装置の回路図である。 図2は、図1に示す制御装置における、入力電圧(Vin)に対する出力電圧(Vа1、Vа2)の特性を示すグラフである。 図3は、図1に示す制御装置における、入力電圧(Vin)に対する出力電圧(Vc1、Vc2)の特性を示すグラフである。 図4は、図1に示す制御装置における、入力電圧(Vin)に対する出力電圧(VOUT1、VOUT2)の特性を示すグラフである。 図5は、本発明の実施形態におけるスイッチ装置の回路図である。 図6は、比較例におけるスイッチ装置の回路図である。 図7Aは、図6に示すスイッチ装置における、入力電圧(Vin)に対する、制御装置の出力電圧(メインスイッチのゲート電圧:V)の特性を示すグラフである。 図7Bは、図5に示すスイッチ装置における、入力電圧(Vin)に対する、制御装置の出力電圧(メインスイッチのゲート電圧:V)の特性を示すグラフである。 図8Aは、図5に示すスイッチ装置において、参照電圧を1.0Vにした場合の、入力電圧に対する出力電圧(メインスイッチのゲート電圧:V)の特性を示すグラフである。 図8Bは、図5に示すスイッチ装置において、参照電圧を5.0Vにした場合の、入力電圧に対する出力電圧(メインスイッチのゲート電圧:V)の特性を示すグラフである。
以下、本発明の実施形態を図面に基づいて説明する。
本実施形態に係る制御装置1について、図1を参照しながら説明する。図1は、本実施形態に係る制御装置1の回路図である。
制御装置1は、入力信号に基づきメインスイッチのオン及びオフを切り替えるための制御回路である。入力信号は外部から入力されるスイッチング信号であって、入力信号の波形は、ハイレベル(オン電圧)及びローレベル(オフ電圧)のオンオフ波形である。制御装置1は、入力信号の電圧差でメインスイッチのオンオフを切り替えるために、入力信号の電圧を増幅し、電圧レベルをシフトさせる(電圧レベルを変換している)。入力信号の電圧差は、オン状態を示すハイレベルの電圧と、オフ状態を示すローレベルの電圧の差に相当する。
制御装置1は、差動増幅回路10、20、レベルシフト回路30、差動増幅回路40及び電流源50を備えている。制御装置1は、複数のスイッチング素子を有しており、各スイッチング素子は、GaN半導体により形成されている。
ここで、GаN(窒化ガリウム)の素子特性について、シリコン(Si)系の素子特性と比較しつつ説明する。GaN系はSi系に比べて、絶縁破壊強度、熱伝導率、及び高温状態での動作性等で優れた特性をもっており、材料としての物性特性で優位な点が多い。その一方で、GaN系のプロセス(製造工程、市場への汎用性)が、Si系と比べて成熟していないため、GaN半導体素子のばらつきが大きいという問題がある。
メインスイッチ及び制御回路を備えたスイッチ装置を例にした場合に、GaN系の素子ばらつきを回避するための構成として、以下のようなスイッチ装置が考えられる。メインスイッチがGaN半導体で形成され、メインスイッチを制御する制御回路がSi系のスイッチで構成される。そして、メインスイッチ及び制御回路がマルチチップ化されている。現状の多くのスイッチ装置が、このような構成を採用している。
上記スイッチ装置では、制御回路がSi系の素子で構成されているため、リソースの高密度化又は高い耐熱性を実現することが困難であった。すなわち、スイッチ装置において、リソースの高密度化又は耐熱性の向上を実現させるためには、メインスイッチに加えて制御系のスイッチング素子にGaN半導体を用いることで、GaN半導体でモノリシック化することが望まれる。言い換えると、スイッチ装置に含まれるスイッチング素子は、メインスイッチのみではなく、全てのスイッチング素子をGaN半導体で形成されることが望まれる。
しかしながら、制御回路をGaN半導体でモノリシック化した場合には、GaN半導体素子のばらつきが問題となる。GaN系のスイッチは、エピ抵抗等の素子ばらつきにより、オン、オフを切り替える閾値電圧に、ばらつきが生じることがある。そして、GaNスイッチのばらつきが大きい場合には、制御回路のロバスト性(制御の安定性)が低くなってしまう。本実施形態に係る制御装置1は、GaN半導体でモノリシック化された制御回路(IC回路)であって、図1に示すような回路構成をとることで、ばらつきの大きいGaNスイッチを使用しつつロバスト性の向上を図る。なお、図1に示す回路構成は一例にすぎず、入力信号の電圧レンジ又はメインスイッチの動作電圧のレンジに応じて、電源電圧、抵抗素子、又は各回路素子の接続形態を変更してもよい。
図1に示すように、制御装置1の入力側には、差動増幅回路10が設けられている。差動増幅回路10は、片側入力差動回路であり、入力信号に対する差分を増幅する。差動増幅回路10は、対称に接続された複数のスイッチング素子Q11、Q12、抵抗R11〜R14を有している。抵抗R11及び抵抗R12の抵抗値は20kΩである。抵抗R13及び抵抗R14の抵抗値は40kΩである。スイッチング素子Q11及びスイッチング素子Q12は、GaN半導体で形成されている。スイッチング素子Q11の特性及びスイッチング素子Q12の特性は同一である。スイッチング素子Q11のゲート端子(制御端子)には入力信号が入力され、スイッチング素子Q12のゲート端子には参照電圧が入力される。入力信号(Vin)は、0Vをローレベルとし、+3.3Vをハイレベルとしたスイッチング信号である。Vinは入力信号の電圧(入力電圧)である。スイッチング素子Q11のゲート端子には、ゲート抵抗(R15)が接続されている。スイッチング素子Q11のドレイン端子は抵抗R11を介して基準電源に接続され、スイッチング素子Q12のドレイン端子は抵抗R12を介して電源に接続されている。電源電圧は+8.0Vに設定されている。スイッチング素子Q11のソース端子及びスイッチング素子Q12のソース端子は、1つの電流源に共通して接続されている。
抵抗13及び抵抗14は、参照電圧(Vref)を分圧するための抵抗であり、参照電圧用の電源と接地点(GND)との間で、直列に接続されている。抵抗13と抵抗14との接続点がスイッチング素子Q12のドレイン端子に接続されている。これにより、分圧された参照電圧(Vref)がスイッチング素子Q12のドレイン端子に印可される。スイッチング素子Q12のドレイン端子に入力される参照電圧は、スイッチング素子Q11のゲート端子に入力される入力信号の中点電圧に設定されている。中点電圧は、入力信号のハイレベルとローレベルとの間の電圧である。
スイッチング素子Q11のドレイン端子及びスイッチング素子Q12のドレイン端子には、それぞれ出力用の一対の配線が接続されている。
差動増幅回路20は、差動増幅回路10の出力側に接続されており、差動増幅回路10から出力される出力電圧の差を増幅する。差動増幅回路20は、スイッチング素子Q21、Q22、及び抵抗R21、R22を有している。抵抗R21及び抵抗R22の抵抗値は60kΩである。スイッチング素子Q21、Q22は、GaN半導体で形成されている。スイッチング素子Q21の特性及びスイッチング素子Q22の特性は同一である。スイッチング素子Q21、Q22は、対称に接続されており、それぞれのゲート端子には、差動増幅回路10の出力線が接続されている。スイッチング素子Q21のドレイン端子は抵抗R21を介して電源に接続され、スイッチング素子Q22のドレイン端子は抵抗R22を介して電源に接続されている。電源電圧は+16.0Vに設定されている。スイッチング素子Q21、Q22のソース端子は、1つの電流源に共通して接続されている。スイッチング素子Q21のドレイン端子及びスイッチング素子Q22のドレイン端子には、それぞれ出力用の一対の配線が接続されている。
レベルシフト回路30は、差動増幅回路20から出力される電圧のレベルをシフトする回路であって、レベルシフト回路30は、差動増幅回路20の出力を、マイナス電位を基準とした出力電圧に変換する。レベルシフト回路30は、差動増幅回路10、20の出力側に接続されている。レベルシフト回路30は、スイッチング素子Q31、Q32及び抵抗R31、R32を有している。抵抗R31及び抵抗R32の抵抗値は200kΩである。スイッチング素子Q31、Q32は、GaN半導体で形成されている。スイッチング素子Q31の特性及びスイッチング素子Q32の特性は同一である。スイッチング素子Q31、Q32は対称に接続されており、それぞれのゲート端子には、差動増幅回路20の出力線が接続されている。スイッチング素子Q31のドレイン端子及びスイッチング素子Q32のドレイン端子は電源に接続されている。電源電圧は+20.0Vである。スイッチング素子Q31のソース端子には抵抗R31が接続され、スイッチング素子Q32のソース端子には抵抗R32が接続されている。スイッチング素子Q31のソース端子と、スイッチング素子Q32のソース端子は、抵抗R31、R32を介して、それぞれ独立した電流源に接続されている。抵抗R31の低電位側の端子(スイッチング素子Q31のソース端子とは反対側の端子)には出力用の配線が接続され、抵抗R32の低電位側の端子(スイッチング素子Q32のソース端子とは反対側の端子)には出力用の配線が接続されている。
差動増幅回路40は、レベルシフト回路30から出力される電圧をクリップする回路である。また、差動増幅回路40は、レベルシフト回路30に印可される電圧範囲(−30Vから+20Vの範囲)に対して、差動増幅回路40への印加電圧範囲(−24Vから−13Vの範囲)を狭めることで、出力電圧波形の整形(シェイピング)を行う。差動増幅回路40の出力電圧のうちハイレベル側の電圧は、レベルシフト回路30から出力される上限電圧よりも低い制限電圧で制限を受けて、差動増幅回路40の出力電圧のうちローレベル側の電圧は、レベルシフト回路30から出力される下限電圧よりも高い制限電圧で制限を受ける。
差動増幅回路40は、差動増幅回路10、20の出力側に接続されている。差動増幅回路40は、スイッチング素子Q41、42及び抵抗R42、R43を有している。抵抗R43及び抵抗R44の抵抗値は200kΩである。スイッチング素子Q41、Q42は、GaN半導体で形成されている。スイッチング素子Q41の特性及びスイッチング素子Q42の特性は同一である。スイッチング素子Q41、Q42は、対称に接続されており、それぞれのゲート端子には、レベルシフト回路30の出力線が接続されている。スイッチング素子Q41のドレイン端子は抵抗R41を介して電源に接続され、スイッチング素子Q42のドレイン端子は抵抗R42を介して電源に接続されている。電源電圧は−13.0Vに設定されている。スイッチング素子Q41、Q42のソース端子は、1つの電流源に共通して接続されている。スイッチング素子Q41のドレイン端子及びスイッチング素子Q42のドレイン端子には、それぞれ出力用の一対の配線が接続されている。
電流源50は、複数の定電流回路を備えている。複数の定電流回路は、差動増幅回路10、20、レベルシフト回路30及びクリッピング回路の低電流側にそれぞれ接続されており、各回路に定電流を流すための電流源となる。各定電流回路は、スイッチング素子Q5〜Q57、抵抗R511、R512、R521、R522、R531、R532、R541、R542、R551、R552、R561、R562、R571、R572を有している。スイッチング素子Q51〜Q57は、GaN半導体で形成されている。抵抗R511、R521、R531、R541、R551、R561、R571の抵抗値は33kΩに設定されている。抵抗R512、R522、R532、R542、R552、R562、R572の抵抗値は7kΩに設定されている。
差動増幅回路10に接続された定電流回路は、スイッチング素子Q1及び抵抗R511、R512を有し、差動増幅回路10の共通の電流源として機能する。抵抗R512はスイッチング素子Q1のゲート−ソース間に接続されている。抵抗R511は、抵抗R512と並列に接続され、スイッチング素子Q51のソース端子に接続されている。
差動増幅回路20及び差動増幅回路40の低電位側には、それぞれ1つの定電流回路が接続されている。レベルシフト回路30に含まれる左側のアーム回路及び右側のアーム回路に、それぞれ定電流回路が接続されている。アーム回路は、スイッチング素子Q31、32及び抵抗R31、R32を直接した回路に相当する。各定電流回路の回路構成は、差動増幅回路10に接続された定電流回路と同様である。
差動増幅回路10、20に接続された定電流回路は接地点に接続されている。レベルシフト回路30に接続された複数の定電流回路は、基準電圧(−30.0V)をとる接続点にそれぞれ接続されている。差動増幅回路40に接続された定電流回路は、基準電圧(−24.0V)をとる接続点にそれぞれ接続されている。
次に、入力信号の入力電圧(Vin)に対する各回路の出力電圧(Vа1、Vа2、Vb1、Vb2、Vc1、Vc2)の特性を説明する。Vа1、Vа2は差動増幅回路10の出力電圧を示し、Vb1、Vb2はレベルシフト回路30の出力電圧を示し、Vc1、Vc2は差動増幅回路40の出力電圧を示す。図2は、入力電圧(Vin)に対する出力電圧(Vа1、Vа2)の特性を示すグラフである。図3は、入力電圧(Vin)に対する出力電圧(Vc1、Vc2)の特性を示すグラフである。図4は、入力電圧(Vin)に対する出力電圧(VOUT1、VOUT2)の特性を示すグラフである。
出力電圧(Vа1、Vа2、Vb1、Vb2、Vc1、Vc2)は、入力電圧(Vin)を、0Vから3.3Vの範囲内で変化させた時の特性を示している。入力信号がオフ状態を示す場合に、入力電圧(Vin)は0Vとなる。この時、スイッチング素子Q1のドレイン電圧である差動増幅回路10の出力電圧(Vа1)は8Vとなり、スイッチング素子Q2のドレイン電圧である差動増幅回路10の出力電圧(Vа2)は0Vとなる。入力信号がオン状態を示す場合に、入力電圧(Vin)は3.3Vとなる。この時、差動増幅回路10の出力電圧(Vа1)は0Vとなり、差動増幅回路10の出力電圧(Vа2)は8Vとなる。出力電圧(Vа1)の特性及び出力電圧(Vа2)の特性は、1.65Vの入力電圧(Vin)を境に反転したオンオフ波形となっている。すなわち、スイッチング素子Q2のゲート電圧を、入力信号のオン電圧とオフ電圧との中点電圧に設定することで、出力電圧(Vа1、Vа2)は、中点電圧に対応する出力電圧をクロスポイントとして、オン電圧とオフ電圧を切り換えるような特性をとる。
スイッチング素子Q11及びスイッチング素子Q12には、同じ特性の素子が使用されているが、実際には素子ばらつきによってスイッチング素子Q11、Q12の動作特性が異なることがある。本実施形態に係る制御装置1は、入力側に差動増幅回路10を用いている。そのため、対称に接続されたスイッチング素子Q11とスイッチング素子Q12との間で、素子ばらつきが消去される。これにより、スイッチング素子Q11、Q12の素子ばらつきによるロバスト性の低下を抑制できる。
差動増幅回路20の出力電圧(Vb1)は、差動増幅回路10の出力電圧(Vа1)を反転した電圧となり、差動増幅回路20の出力電圧(Vb2)は、差動増幅回路10の出力電圧(Vа2)を反転した電圧となる。また、差動増幅回路20の入力電圧は差動増幅回路20のゲインで増幅され、出力電圧(Vb1、Vb2)の電圧差(6V)は、出力電圧(Vа1、Vа2)の電圧差(2V)より大きくなる。
レベルシフト回路30の出力電圧(Vc1)は、差動増幅回路20の出力電圧(Vb1)をマイナス側にシフトした電圧となり、レベルシフト回路30の出力電圧(Vc2)は、差動増幅回路20の出力電圧(Vb2)をマイナス側にシフトした電圧となる。図3に示すように、入力信号がオフ状態を示す場合(入力電圧はVinは0Vとする場合)に、出力電圧(Vc1)は−26.0Vとなり、出力電圧(Vc2)は−21.0Vとなる。入力信号がオン状態を示す場合(入力電圧はVinは3.3Vとする場合)に、出力電圧(Vc1)は−21.0Vとなり、出力電圧(Vc2)は−26.0Vとなる。また出力電圧(Vc1、Vc2)は、中点電圧に対応する出力電圧をクロスポイントとして、オン電圧とオフ電圧を切り換えるような特性をとる。
差動増幅回路40の出力電圧(VOUT1)は、レベルシフト回路30の出力電圧(Vc1)を反転した電圧となり、差動増幅回路40の出力電圧(VOUT2)はレベルシフト回路30の出力電圧(Vc2)を反転した電圧となる。
図4に示すように、差動増幅回路40の出力電圧(VOUT1、VOUT2)の特性は、差動増幅回路40のクリッピング回路としての機能によって、オフ電圧とオン電圧との間の過渡状態(入力電圧が約1.1Vから約2.2Vまでの範囲内)で急峻な特性になっている。すなわち、差動増幅回路10の出力電圧(Vа1、Vа2)の特性(図2を参照)及びレベルシフト回路30の出力電圧(Vc1、Vc2)の特性(図3を参照)と比較した場合に、差動増幅回路40の出力電圧(VOUT1、VOUT2)の特性は、オフ電圧とオン電圧との間の過渡状態で、急峻な特性になっている。
次に、制御装置1を備えたスイッチ装置100について、図5を用いて説明する。図5はスイッチ装置100の回路図である。
図5に示すスイッチ装置100において、制御回路の部分は、図1に示す制御装置と基本的に同じであるが、以下の点で相違する。スイッチング素子Q12の制御電圧(ゲート電圧)が変更可能になるように、差動増幅回路10が構成されている。具体的には、参照電圧(Vref)が+1.0Vから+5.0Vまでの電圧範囲で変更可能になっている。参照電圧(Vref)の変更可能な範囲は、入力信号として入力される電圧範囲に応じて設定される。例えば、入力信号のローレベルの電圧が0Vであり、入力信号のハイレベル電圧が+1.0Vから+5.0Vである場合には、参照電圧(Vref)の変更可能な電圧範囲は、入力電圧で許容されている電圧範囲(+1.0Vから+5.0V)に合うように、+1.0Vから+5.0Vの範囲に設定されている。なお、スイッチング素子Q12のゲート電圧は、分圧抵抗(R13、R14)を可変抵抗にすることで、変更可能としてもよい。
また他の相違点として、差動増幅回路40の出力線が一本になっており、出力線はスイッチング素子Q42のドレイン端子に接続されている。なお、入力信号の動作波形を反転した波形で、制御装置1から出力信号を出力する場合には、差動増幅回路40の出力線を、スイッチング素子Q41のドレイン端子に接続すればよい。
スイッチ装置100は、制御装置1に加えて、メインスイッチQ及び電圧安定回路60を備えている。メインスイッチQは、制御装置1によって、オン状態とオフ状態を切り換える。メインスイッチQはGaN素子で形成されている。メインスイッチQの閾値電圧(ゲート閾値電圧)はマイナス電圧である。閾値電圧は、メインスイッチQをターンオン又はターンオフさせるゲート電圧である。メインスイッチQは、−18.0Vから+5.2Vまで範囲で動作する。
電圧安定回路60は、メインスイッチのQのゲート電圧を安定化させるために接続されている。電圧安定回路60は、制御装置1の出力線とメインスイッチQの間に接続されている。電圧安定回路60は、スイッチング素子Q61、抵抗R61、R62及び電流源63を有している。スイッチング素子Q61は、GaN半導体で形成されている。抵抗R62は、電流源50に含まれる定電流回路と電源(0V)との間に接続されている。抵抗R62と電流源50に含まれる定電流回路との間の接続点は、抵抗R63を介してスイッチング素子Q62のゲート端子に接続されている。抵抗R63はスイッチング素子Q62のゲート抵抗である。スイッチング素子Q61のドレイン端子は、電流源64に接続されている。スイッチング素子61のドレイン端子と電流源64との間の接続点は、メインスイッチQのゲート端子に接続されている。
電圧安定回路60の低電位側に接続される定電圧回路は、抵抗R581、582、スイッチング素子Q58を有している。定電流回路の接続形態は、電流源50に含まれる他の電流源と同様である。
なお、スイッチ装置100において、電圧安定回路60は、トラッキング回路をメインスイッチQのドレイン及びソースに接続し、ゲート電圧に追随させることでゲート電圧を安定化させてもよい。
次に、比較例に係るスイッチ装置200のゲート電圧特性と比較しつつ、本実施形態に係るスイッチ装置100のゲート電圧特性を説明する。
まず、比較例に係るスイッチ装置200の回路構成を説明する。図6は、比較例に係るスイッチ装置200の回路図である。
図6に示すように、スイッチ装置200は、制御装置210、メインスイッチQを備えている。制御装置210は、入力信号増幅回路211、ゲート電圧選択回路212、及びトラッキング回路213を備えている。入力信号増幅回路211、ゲート電圧選択回路212、トラッキング回路213及び電流源214の回路構成は図6に示す通りである。また、各回路に含まれるスイッチング素子はGaNで形成されている。各回路に含まれる抵抗の抵抗値及び電源電圧は図6に示す通りである。制御装置210の入力端子に入力される入力信号(Vin)は、0Vをローレベルとし、+3.3Vをハイレベルとしたスイッチング信号である。メインスイッチQの動作電圧の範囲は、−18.0Vから+5.2Vまでの範囲である。
入力信号増幅回路110は、入力信号のオン、オフに対して、抵抗R28を導通する電流経路とスイッチング素子Q7のドレイン−ソース間の電流経路とを切り換える。入力信号増幅回路110に含まれるスイッチング素子Q8のソース端子とスイッチング素子Q9のソース端子は異なる電流源に接続されている。すなわち、入力信号増幅回路110に含まれる複数のスイッチング素子Q8,Q9の各ソース端子は、1つの電流源に共通して接続されていない。
ゲート電圧選択回路212は、入力信号の入力電圧が閾値電圧(1.65V)より高い場合にメインスイッチQがオン状態となり、入力信号の入力電圧が閾値電圧(1.65V)より低い場合にメインスイッチQがオフ状態となるように、メインスイッチQのゲート電圧を調整する。トラッキング回路213は、ゲート電圧に追随させることで、ゲート電圧を安定化する。
比較例に係るスイッチ装置200の電圧特性を説明する。比較例に係るスイッチ装置200は、入力側に入力信号増幅回路211を接続する。入力信号増幅回路211は、本実施形態に係る差動増幅回路10と異なり、GaN系のスイッチング素子を対称に接続し、差分を増幅するような回路構成になっていない。そのため、入力信号増幅回路211に含まれるスイッチング素子のばらつきが出力電圧に影響し、入力信号の電圧に対して、出力電圧のふれ幅が大きくなる。
また、入力信号増幅回路211は、2つの独立した電流源に接続されている。そのため、2つの電流源に含まれるスイッチング素子の間でばらつきが大きい場合には、ばらつきが入力信号増幅回路の出力に影響を及ぼすため、入力信号増幅回路211の出力電圧のふれ幅がさらに大きくなる。
図7Aは、比較例に係る制御装置210の電圧特性を示すグラフである。電圧特性は、制御装置210に入力される入力電圧(Vin)に対する、制御装置210の出力電圧の特性である。出力電圧は、メインスイッチQのゲート電圧(V)である。
図7Aに示すように、比較例では、メインスイッチQのゲート電圧が、入力信号の閾値電圧(1.65V)を境に0.7Vから3.0Vの範囲内で、オン電圧又はオフ電圧のどちらも取り得る状態になっている。そのため、例えば入力電圧(0.8V)の入力信号が制御装置210に入力された場合には、本来、ゲート電圧がオフ電圧となるはずが、オン電圧になる可能性がある。そして、このようなゲート電圧の不安定な状態を、入力電圧の電圧幅(ΔVin)で表した場合に、比較例における電圧幅(ΔVin)は2.3Vとなる。すなわち、比較例に係る制御装置210では、GaN系のスイッチング素子のばらつきを起因としたゲート電圧の不安定な状態が、入力電圧(Vin)の電圧幅でみると、Δ2.3Vの範囲で生じている。
図7Bは、本実施形態に係る制御装置1の電圧特性を示すグラフである。電圧特性は、制御装置1に入力される入力電圧(Vin)に対する、制御装置1の出力電圧の特性である。出力電圧は、メインスイッチQのゲート電圧(V)である。
図7Bに示すように、本実施形態では、メインスイッチQのゲート電圧が、入力信号の閾値電圧(1.65V)を境に1.52Vから1.73Vの範囲内で、オン電圧又はオフ電圧のどちらも取り得る状態になっている。ゲート電圧の不安定な状態を、入力電圧の電圧幅(ΔVin)で表した場合に、本実施形態における電圧幅(ΔVin)は0.21Vとなる。例えば入力電圧(0.8V)の入力信号が制御装置210に入力された場合には、メインスイッチQのゲート電圧はオフ電圧(−18.0V)で安定する。すなわち、本実施形態に係る制御装置1では、ゲート電圧の不安定な状態になる入力電圧の範囲が、比較例より狭くなる。本実施形態では、GaN系のスイッチング素子のばらつきによる影響を抑制し、制御装置1の出力電圧の安定化を図ることができる。
次に、参照電圧(Vref)を変化させたときの、制御装置1の電圧特性を説明する。図8Aは参照電圧(Vref)が1.0Vであるときの電圧特性を示し、図8Bは参照電圧(Vref)が5.0Vであるときの電圧特性を示す。図8A、図8Bに示すグラフの横軸は入力信号の電圧(Vin)を示し、縦軸はメインスイッチQのゲート電圧(V)を示す。
本実施形態に係る制御装置1は、入力信号の電圧範囲に合わせて、スイッチング素子Q12の制御電圧を変更できる。例えば、スイッチング素子Q11のゲート端子に入力される信号の入力電圧(Vin)の動作範囲が0Vから1.0Vであり、入力電圧(Vin)の閾値電圧が0.5Vに設定されている場合には、参照電圧(Vref)は1.0Vに設定される。図8Aに示すように、メインスイッチQのゲート電圧は、0.5Vの入力電圧(Vin)を境に反転したオンオフ波形になる。また、ゲート電圧が不安定になる入力電圧(Vin)の範囲は、0.39Vから0.61Vまでとなり、電圧幅(ΔVin)は0.22Vである。
また、スイッチング素子Q11のゲート端子に入力される信号の入力電圧(Vin)の動作範囲が0Vから5.0Vであり、入力電圧(Vin)の閾値電圧が2.5Vに設定されている場合には、参照電圧(Vref)は5.0Vに設定される。図8Bに示すように、メインスイッチQのゲート電圧は、2.5Vの入力電圧(Vin)を境に反転したオンオフ波形になる。また、ゲート電圧が不安定になる入力電圧(Vin)の範囲は、2.38Vから2.61Vまでとなり、電圧幅(ΔVin)は0.23Vである。すなわち、本実施形態では、入力電圧(Vin)の動作範囲に合わせて参照電圧(Vref)を変更した場合でも、ゲート電圧の不安定な状態になる入力電圧の範囲が、比較例より狭くなる。ゆえに、本実施形態では、GaN系のスイッチング素子のばらつきによる影響を抑制し、制御装置1の出力電圧の安定化させつつ、広い入力電圧レンジに対応できる。
以上のように、本実施形態では、入力信号に対する差分を増幅する差動増幅回路10と、差動増幅回路10の出力側に接続され、入力される電圧をクリップする差動増幅回路40を備えている。また、差動増幅回路10はGaN半導体で形成された複数のスイッチング素子Q11、Q12を有し、差動増幅回路40はスイッチング素子Q41、42を有する。すなわち、本実施形態では、入力側に差動増幅回路を接続しているため、複数のスイッチング素子Q11、Q12で形成される差動対により、スイッチング素子Q11、Q12の閾値電圧が出力電圧のクロスポイントで決まる。これにより、GaN半導体のばらつきに対して、ロバスト性の高い制御装置を実現できる。
比較例に係る制御装置210は、入力側に入力信号を単純に増幅する回路(入力信号増幅回路211)を接続している。比較例に係る制御装置の出力電圧は、GaN系スイッチのばらつきによる影響を受けて、入力信号の電圧に対する出力電圧のふれ幅が大きくなる。また、比較例に係る制御装置において、電流源の回路構成を工夫することで、GaN系スイッチのばらつきによる影響を少なくすることも考えられるが、出力電圧のふれ幅を十分に抑えることはできない。例えば、メインスイッチとして、LVCMOSを想定した場合には、入力電圧の電圧幅(ΔVin)を0.3V以下に抑えることが求められる。しかしながら、比較例に係る制御装置210では、入力電圧の電圧幅(ΔVin)を0.3V以下に抑えることができない。また、比較例に係るスイッチ装置200において、電流源の回路構成を工夫したとしても、入力電圧の電圧幅(ΔVin)を0.3V以下に抑えることは困難であった。
本実施形態では、図7Bに示すように、入力電圧の電圧幅(ΔVin)を0.3V以下に抑えることができる。ゆえに、本実施形態は、制御対象としてLVCMOSのようなスイッチを制御する場合にも、高いロバスト性を維持できる。
また本実施形態では、差動増幅回路10の出力側に、差動増幅回路10から出力される電圧の電圧差を増幅する差動増幅回路20を接続する。差動増幅回路20は、GaN半導体で形成されたスイッチング素子Q21、Q22を有する。これにより、出力信号の動作範囲を広げることができる。
また本実施形態では、差動増幅回路10の出力側に、差動増幅回路10から出力される電圧のレベルをシフトするレベルシフト回路30を接続する。これにより、入力信号の電圧レンジとメインスイッチの動作電圧の電圧レンジが正負で異なるような場合でも、メインスイッチを動作させることができる。
また本実施形態では、スイッチング素子Q12の制御電圧を変更可能な回路を備え、差動増幅回路10により、入力信号の入力電圧と制御電圧との差分を増幅する。これにより、入力電圧レンジを広げ、制御装置1の入力インターフェースをSi系と同程度まで対応可能とする。
また本実施形態では、GaN半導体で形成されたスイッチング素子を電流源50に用いている。これにより、電流源50の高密度化及び高耐熱化を実現できる。
また本実施形態では、差動増幅回路10に含まれる複数のスイッチング素子Q11、Q12の各端子に対して、共通の定電流回路(電流源)を接続する。これにより、電流源内における、GaN系スイッチのばらつきを抑制することができる。
また本実施形態では、差動増幅回路10に含まれる複数のスイッチング素子Q11、Q12を対称に接続し、スイッチング素子Q11の制御端子(ゲート端子)に入力信号を入力し、スイッチング素子Q12の制御端子(ゲート端子)に参照電圧を入力する。参照電圧の電圧値は、入力信号のオン電圧(ハイレベルの電圧値)とオフ電圧(ローレベルの電圧値)の間に設定されている。これにより、入力電圧レンジを広げつつ、ロバスト性の高い制御装置を実現できる。
なお、本実施形態において、差動増幅回路20は差動型以外の増幅回路でもよい。また、レベルシフト回路30は差動型の増幅回路に限らず、他の回路構成でもよい。差動増幅回路40は、差動型の増幅回路に限らず、ダイオード等を接続したクリッピング回路でもよい。
1…制御装置
10、20、40…差動増幅回路
30…レベルシフト回路
50…電流源
60…電圧安定回路
100…スイッチ装置
110…入力信号増幅回路
200…スイッチ装置
210…制御装置
211…入力信号増幅回路
212…ゲート電圧選択回路
213…トラッキング回路
512…ゲート電圧選択回路
513…トラッキング回路
Q11、Q12、Q21、Q22、Q31、Q32、Q41、Q42、
Q51〜Q58、Q61、Q62…スイッチング素子
R11、R12、R21、R22、R28、R31、R32、
R41〜R44、R61、R62、R63、R511、R512、R521、R522、R531、R532、R541、R542、R551、R552、R561、R562、R571、R572、R581、R582…抵抗

Claims (7)

  1. 入力信号に対する差分を増幅する差動増幅回路と、
    前記差動増幅回路の出力側に接続され、入力される電圧をクリップするクリッピング回路とを備え、
    前記差動増幅回路は、GaN半導体で形成された複数のスイッチング素子を有し、
    前記クリッピング回路は、前記GaN半導体で形成されたスイッチング素子を有する
    制御装置。
  2. 前記差動増幅回路の出力側に接続され、前記差動増幅回路から出力される電圧の電圧差を増幅する増幅回路を備え、
    前記増幅回路は、前記GaN半導体で形成されたスイッチング素子を有する
    請求項1記載の制御装置。
  3. 前記差動増幅回路の出力側に接続され、前記差動増幅回路から出力される電圧のレベルをシフトするレベルシフト回路を備え、
    前記レベルシフト回路は、前記GaN半導体で形成されたスイッチング素子を有する
    請求項1又は2記載の制御装置。
  4. 前記差動増幅回路に含まれる前記スイッチング素子の制御電圧を変更可能な電圧可変回路を備え、
    前記差動増幅回路は、前記入力信号の電圧と前記制御電圧との差分を増幅する
    請求項1〜3のいずれか一項に記載の制御装置。
  5. 前記差動増幅回路に接続された電流源を備え、
    前記電流源は、前記GaN半導体で形成されたスイッチング素子を有する
    請求項1〜4のいずれか一項に記載の制御装置。
  6. 前記差動増幅回路に含まれる前記複数のスイッチング素子の各端子に共通して接続される電流源を備える
    請求項1〜5のいずれか一項に記載の制御装置。
  7. 前記差動増幅回路に含まれる前記複数のスイッチング素子は対称に接続され、
    前記入力信号は、前記複数のスイッチング素子のうち一方のスイッチング素子の制御端子に入力され、
    参照電圧が、前記複数のスイッチング素子のうち他方のスイッチング素子の制御端子に入力され、
    前記入力信号は、高レベルの電圧値及び低レベルの電圧値の何れか一方を示し、
    前記参照電圧の電圧値は、前記高レベルの電圧値と前記低レベルの電圧値との間に設定されている
    請求項1〜6のいずれか一項に記載の制御装置。
JP2016256523A 2016-12-28 2016-12-28 デバイス測定用治具 Active JP6823454B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016256523A JP6823454B2 (ja) 2016-12-28 2016-12-28 デバイス測定用治具

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016256523A JP6823454B2 (ja) 2016-12-28 2016-12-28 デバイス測定用治具
TW106132774A TW201838339A (zh) 2016-12-28 2017-09-25 裝置測試用治具
US15/796,315 US10469040B2 (en) 2016-12-28 2017-10-27 Control device using GaN semiconductor

Publications (2)

Publication Number Publication Date
JP2018110293A true JP2018110293A (ja) 2018-07-12
JP6823454B2 JP6823454B2 (ja) 2021-02-03

Family

ID=62630121

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016256523A Active JP6823454B2 (ja) 2016-12-28 2016-12-28 デバイス測定用治具

Country Status (3)

Country Link
US (1) US10469040B2 (ja)
JP (1) JP6823454B2 (ja)
TW (1) TW201838339A (ja)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3347615B2 (ja) * 1996-11-28 2002-11-20 富士通株式会社 半導体集積回路および光送信モジュール
US5907261A (en) * 1997-09-05 1999-05-25 Ericsson Inc. Method and apparatus for controlling signal amplitude level
JP3502264B2 (ja) * 1998-06-10 2004-03-02 株式会社沖コムテック 受信装置
CN1263216C (zh) * 2002-06-18 2006-07-05 模拟设备股份有限公司 用于开关电容结构的放大器转换速率增强系统
US6965268B2 (en) * 2003-08-26 2005-11-15 Intel Corporation Common mode feedback circuit for fully differential two-stage operational amplifiers
US7061323B2 (en) * 2004-08-19 2006-06-13 Texas Instruments Incorporated Apparatus and method for controlling operation of an amplifier device when supply voltage varies
TWI310261B (en) * 2006-04-07 2009-05-21 Ind Tech Res Inst Apparatus for amplifying a differential signal
US7595680B2 (en) 2007-01-25 2009-09-29 Panasonic Corporation Bidirectional switch and method for driving the same
JP2009124667A (ja) 2007-01-25 2009-06-04 Panasonic Corp 双方向スイッチ及びその駆動方法
US7639073B2 (en) * 2007-11-16 2009-12-29 Omnivision Technologies, Inc. Switched-capacitor amplifier with improved reset phase
US8803703B2 (en) * 2008-08-15 2014-08-12 Siemens Energy, Inc. Electronic circuitry for high-temperature environments
DE102009018701B4 (de) * 2009-04-23 2011-03-24 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung und Verfahren zur Ansteuerung einer licht-emittierenden Halbleitervorrichtung
JP5603674B2 (ja) 2010-06-24 2014-10-08 株式会社アドバンテスト スイッチ装置および試験装置
JP5411843B2 (ja) 2010-12-17 2014-02-12 株式会社アドバンテスト 駆動装置、スイッチ装置、および試験装置
CN102714545B (zh) 2012-02-21 2015-04-08 华为技术有限公司 光收发模块、无源光网络系统、光纤检测方法和系统
JP5183814B1 (ja) 2012-06-28 2013-04-17 株式会社アドバンテスト スイッチ装置および試験装置

Also Published As

Publication number Publication date
US20180183393A1 (en) 2018-06-28
JP6823454B2 (ja) 2021-02-03
TW201838339A (zh) 2018-10-16
US10469040B2 (en) 2019-11-05

Similar Documents

Publication Publication Date Title
US8994414B2 (en) Voltage controlled switching element gate drive circuit
US8427227B2 (en) Temperature compensation circuit
KR101320782B1 (ko) 전압 조정기
KR100791934B1 (ko) 고속 신호 전송 시스템의 고전압 출력 버퍼 회로
DE102013219472B4 (de) Schalt-schaltung mit einem ersten transistorbauelementund einem zweiten transistorbauelement, die in reihe geschaltetsind
JP2019533961A (ja) トランジスタ電力スイッチのための電流感知及び制御
KR100824561B1 (ko) 고전력 증폭기용 정지 전류 제어 회로
US6954058B2 (en) Constant current supply device
US7852158B2 (en) Operational amplifier
JPWO2013061679A1 (ja) 高周波増幅器モジュール及び高周波増幅器モジュールユニット
KR101217357B1 (ko) 전력용 반도체 소자의 구동 회로
JP3666383B2 (ja) 電圧レギュレータ
US7880528B2 (en) Temperature detection circuit
US7391825B2 (en) Comparator circuit having reduced pulse width distortion
US8054123B2 (en) Fast differential level shifter and boot strap driver including the same
JP6038516B2 (ja) ボルテージレギュレータ
JP2005286815A (ja) 電力増幅器
EP2033314B1 (en) Differential amplifier with over-voltage protection and method
TWI304680B (en) Differential amplifier circuit capable of reducing current consumption
US9154125B2 (en) Method of controlling an IGBT and a gate driver
EP1333574A2 (en) Voltage controlled oscillators
US7368991B2 (en) System and method for clamping a differential amplifier
JP2005101734A (ja) 高出力増幅回路
US20040207461A1 (en) Internal step-down power supply circuit
US7683696B1 (en) Open-drain output buffer for single-voltage-supply CMOS

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200915

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210108

R150 Certificate of patent or registration of utility model

Ref document number: 6823454

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150