JP2005528009A

JP2005528009A - データ受信器の適応調整方法及び装置

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Publication number: JP2005528009A
Application number: JP2003568518A
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Inventors: キース，ブレント
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Publication date: 2005-09-15
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Abstract

データ受信器で捕捉されるデータ信号のオフセット及びタイミングスキューを、データ受信器の移行しきい値を適応自在に調整することにより減少させる。データ補正器は、データ受信器の移行しきい値を調整するための１組の調整ベクトルを提供する。データ補正器は、差動クロック信号及び基準電圧を用いてデータ受信器に提供される１組の調整ベクトルを発生する。データ受信器は、データ補正器から１組の調整ベクトルを受けてそのトリップポイントを基準電圧に対して調整するトリップポイント調整器を組み込んだ改良型受信器である。

Description

本発明は、一般的に、メモリデバイスのような集積回路デバイスに関し、さらに詳細には、集積回路デバイスに用いるデータ受信器のパラメータ調整システム及び方法に関する。

集積回路デバイスは多種多様な用途に用いる部品として長く使用されている。集積回路の主要な用途の１つはデジタルコンピュータであり、集積回路の小型化によりデジタルコンピュータの大容量化及び汎用化が可能になっている。詳述すると、集積回路の発展により、記憶容量が増大し、多種多様なメモリデバイスが誕生している。かかるメモリデバイスの１つとして、ＤＤＲＤＲＡＭと呼ぶダブルデータレート・ダイナミックランダムアクセスメモリがある。

ＤＤＲＤＲＡＭは、データをクロック信号の立上りエッジの時だけ転送する伝統的なＳＤＲＡＭとは異なり、クロック信号の立上りエッジと立下りエッジの両方でデータを転送する。動作については、ＤＤＲ及び同様なメモリデバイスはデバイスパッケージのクロックピンにおけるクロック信号の差動作用を利用する。これらのクロック信号の差動作用により共通モード電圧に対する感受性が減少するため、安定な内部タイミング基準を発生することができる。通常、差動信号により信号の健全性が向上するが、それにより内部で良好なデューティーサイクルを維持する平衡型受信器を構成することができる。しかしながら、ＤＤＲ及び同様なメモリデバイスは、データピンのデータ信号入力について非差動作用を利用する。受信されるデータ信号はシステムにより供給される電圧基準電圧と比較される。受信されるデータ信号の差動作用がないため、共通モード信号電圧と基準電圧レベルとの両方に対する感受性が導入される。その結果、受信されるデータ信号には、信号レベルが理想状態から離脱すると、受信されるクロック信号に対してタイミングスキューが生じる。

非差動信号及びシステム電圧基準ＶＲＥＦに対するそれらの感受性によりデータ信号オフセットが生じるが、メモリデバイスのような用途に用いる受信器を構成するにはある程度の妥協が必要である。これらの設計上の妥協の結果として、捕捉後の内部信号のデューティーサイクル健全性はシステムクロック信号のデューティーサイクル健全性と同じではない。デューティーサイクル健全性のこの減少は幾つかの理由によると考えられる。メモリバッファのインバランスは、ウェーハにより異なるｐ型チャンネルデバイスとｎ型チャンネルデバイスとの間の駆動強度のばらつきによりウェーハ処理時に生じる。ｎ型の駆動強度に対するｐ型の駆動強度の比率は、常に、設計当初のような平衡状態にない。設計によるこのばらつきは、受信されたデータ信号をＶＲＥＦに対して調べる時の１つのファクターである。

データ信号は、データ受信器のトリップポイントに対してチェックされる。トリップポイントは、本質的に、データ受信器が１か０へ移行する移行点または移行しきい値、即ち、入力が１つのレベルから別のレベルへ変化するとき出力が１つのレベルから別のレベルへ変化する点である。トリップポイントは、理想的には、ＶＲＥＦと正確に等しくなければならない。受信データ信号がＶＲＥＦにより表される電圧レベルを通って変化すると、受信器の出力は１つの状態から別の状態へ移行する。従って、データ信号は、ｐ型及びｎ型デバイス素子を用いるデータ受信器の回路ではＶＲＥＦレベルに対して調べられる。ｎ型の駆動強度に対するｐ型の駆動強度の比率に設計によるインバランスがあると、トリップポイントはＶＲＥＦから幾分シフトしている。その結果、デューティーサイクルのインバランスが生じるか、あるいはデータ信号の立上り及び立下り時間、及びデータバッファの立上り及び立下り時間が所望のようにマッチしない。その結果、受信クロック信号に対してある程度のタイミングスキューが発生する。そうなると、一般的に、データがデータ受信器からデータラッチへ送られる際、データ受信器に生じる任意タイプのタイミングスキューによりセットアップとホールドのタイミングの問題が生じる。

一般的に、ＶＲＥＦは供給電圧の半分の値に設定される基準電圧である。データ信号がＶＳＳからＶＤＤへ揺れる場合、ＶＲＥＦは（ＶＤＤ−ＶＳＳ）／２でなければならない。ＶＲＥＦの理想レベルは信号の揺れ振幅の丁度中心にある。ＶＲＥＦが信号の揺れ振幅の中心にないと、データ受信器からの出力のデューティーサイクルが影響を受けることがある。さらに、受信器のＶＲＥＦ入力にノイズがあると、高速デバイスの出力信号のタイミングに影響が及ぶ可能性がある。高速デバイスの設計では、クロックが移行する点を基準として、クロックの移行前にデータが移行して落ち着くというある特定のセットアップタイム条件が満足されるように、ある特定のセットアップタイム及びホールドタイムを保証するように意図される。高い周波数では、セットアップタイム及びホールドタイムは短くなるため、チップダイ上において何らかのエラーまたは設計からのずれが生じると、セットアップタイム及びホールドタイムに悪い影響がでる。集積回路をできるだけ正確に作製するだけでなく、集積回路のトランジスタのインバランスを補正し、ＶＲＥＦ信号の直流オフセットを補償する必要がある。

通常、集積回路が一旦作製されると、処理済み集積回路の動作時ではデータ信号オフセット及びタイミングスキューは補正されない。同時的クロック信号に対するデジタル信号のタイミングオフセットの調整に関する問題は、本願出願人へ譲渡された米国特許第６，０２９，２５０号（発明の名称：“Method and Apparatus for Adaptively Adjusting the Timing Offset Between a Clock Signal and Digital Signals Transmitted Coincident with that Clock Signal, and Memory Device and System Using the Same”）において扱われている。この特許では、タイミングオフセットをそれぞれ有する多数のデジタル信号が蓄積され評価されるが、蓄積される多数のデジタル信号からのタイミングオフセットの１つがそれらのデジタル信号のタイミングオフセットの調整に用いるために選択される。かかるアプローチは上述の問題に完全に対処しようとするものではない。データ受信器のデータ信号オフセット及びタイミングスキューを動作時に補正する必要性が依然として存在する。本発明は、この問題に対する解決法を提供するものである。

発明の概要

本発明は上述した問題に対する解決法を扱う。本発明によると、電子デバイスは、それに含まれるデータ受信器のトリップポイントを調整するための調整情報を与えるデータ補正器を含む。基準電圧ＶＲＥＦからのトリップポイントのオフセットについて、データ補正器は電子デバイスのデータ受信器のトリップポイントをＶＲＥＦに対してシフトさせる調整信号を与える。データ補正器は、差動クロック信号とＶＲＥＦとを使用して調整信号セットを発生する。

本発明の別の実施例において、データ受信器はトリップポイントを有する受信器と、トリップポイント調整器とより成る。トリップポイント調整器は、受信した調整ベクトルを用いて受信器のトリップポイントを調整するための信号を受信器に与える。

本発明の別の実施例において、データ補正器は、１対の補助データ受信器と、補助データ受信器に調整ベクトルを与える補正器コントローラとを有する。補正器コントローラはまた、調整ベクトルをデータ補正器の外部のデータ受信器へ供給する。補助データ受信器のデータポートに差動クロック信号が結合されると共に、電圧基準ＶＲＥＦが補助データ受信器へ結合される。補助データ受信器の出力信号は、信号の移行（高から低または低から高）につき零ポイントを同時に交差するか否かをチェックするために位相検知器により比較される。これらの出力信号が同時に交差しない場合、調整ベクトルが発生され、補助データ受信器に結合されてそれらのトリップポイントを（ＶＣＣ／２）に対して調整する。調整ベクトルは２つの補助データ受信器へ引き続き供給され、それらの出力信号が同時に交差するようになるまでそれらのトリップポイントを調整する。補助データ受信器からの出力信号を同時に交差させる調整ベクトルは、補正器コントローラがデータ受信器の外部のデータ受信器へ供給する調整ベクトルとして選択される。

本発明の別の実施例において、位相検知器は２つの信号をバランスさせ、これら２つの信号の零交差を比較する回路を有する。位相検知器は、一方のクロック信号の立上りエッジをもう一方のクロック信号の立下りエッジと比較する。

本発明の別の実施例において、処理システムは、中央処理ユニットと、複数のメモリデバイスとを有し、メモリデバイスは調整ベクトルを各メモリデバイスに含まれるデータ受信器に供給するデータ補正器を有する。メモリデバイスは、差動システムクロックと電圧基準ＶＲＥＦとを受けて、メモリデバイスのデータ受信器のための調整ベクトルを発生する。

本発明の別の実施例において、データ補正器を作動させる方法は、２つのクロック信号を一対の補助データ受信器へ与え、補助データ受信器の出力信号間の差を求め、補助データ受信器の出力信号間の差と相関関係にある調整ベクトルを発生させるステップを含む。一方のクロック信号は一方の補助データ受信器のデータポートへ、また、もう一方のクロック信号はもう一方の補助データ受信器のデータポートへ結合される。

好ましい実施例の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく、論理的、機械的及び電気的な変形又は設計変更を行うことができることを理解されたい。従って、以下の詳細な説明は限定的の捉えるべきではなく、本発明の範囲は頭書の特許請求の範囲及びその均等物のみにより規定されるべきものである。

用語「ＶＣＣ」は、本発明に使用される電子素子に動作電圧を与えるための供給電圧を意味する。用語「ＶＤＤ」及び「ＶＳＳ」はそれぞれ、ｎ型及びｐ型及びＦＥＴ及びＭＯＳトランジスタのドレイン及びソースへこれらのトランジスタの動作に必要な電圧を供給するための電圧を意味する。特定のトランジスタについて、そのＶＤＤ及び／またはＶＳＳは、当業者であれば当然理解できるように、ＶＣＣがある負荷の両端間の電圧降下だけ減少されたものである。

図１はメモリデバイスの一部を示すブロック図であり、本発明のデータ補正器１０１を有するメモリデバイス１００の構成要素を示す。メモリデバイス１００はデータ信号をデータポート１１４ａ−１１４ｎで受ける。これらのデータポートにおけるデータ信号は、さらなる処理を受けるためにデータ受信器１０２ａ−１０２ｎに結合されている。通常、これらのデータポートは集積回路上のデータピンである。データ信号は、メモリアレイ１０７に記憶されるデータと、命令またはアドレス信号とを含む。他の種々のシステム信号については、メモリデバイス１００がシステム信号ポート１１３で受けて、メモリデバイス１００を外部システムと共に動作させる。システム信号ポート１１３は内部信号ユニット１１５へシステム信号を与えるが、この内部信号ユニットはＢＩＡＳ信号、イネーブル信号ＥＮ、ＲＥＳＥＴ信号及びＶＣＣを含むメモリデバイス１００を作動させるための内部システム信号の発生に用いられる。

メモリデバイスを介するデータの転送は、安定なタイミング信号に関連して実行される。例えば、データがデータ受信器からメモリデバイス１００の他の機能部分に分配される際、そのデータは最初にデータラッチ１０５、１０６のようなデータラッチにクロックインされる。データラッチ１０５、１０６及び他のデータラッチは、クロック信号を受けてデータをラッチ内へ、またラッチ外へ移動させる。２つの安定なクロック信号ＣＬＫＯＵＴ０及びＣＬＫＯＵＴ１は、メモリデバイス１００内で使用するために内部クロックユニット１０９により与えられる。しかしながら、内部クロックユニット１０９からのクロック信号ＣＬＫＯＵＴ０及びＣＬＫＯＵＴ１は、メモリデバイス１００が外部システム、通常はメモリデバイスが結合されたシステムのマザーボード上のユニットから受ける差動クロック信号から発生される。差動システムクロック信号ＣＬＫＩＮ０及びＣＬＫＩＮ１は、それぞれＣＬＫＩＮ０ポート１１０及びＣＬＫＩＮ１ポート１１１で受けて、内部クロックユニット１０９に結合される。差動システムクロック信号はまた、データ受信器１０２ａ−１０２ｎのトリップポイント調整用の調整ベクトルをデータ補正器１０１が発生するために使用される。データ補正器１０１は、差動システムクロック信号を受けるためにポート１１０及びポート１１１に結合されているだけでなく、データ補正器１０１の動作の基礎をなるシステム基準電圧ＶＲＥＦを受けるためにＶＲＥＦポート１１２に結合されている。

データ補正器１０１の主要機能は、データ補正器１０１の内部でフィードバック方式で使用されデータ補正器１０１の外部のデータ受信器に供給される調整ベクトルを、データ補正器１０１内の作動パラメータが一旦満足されると発生することである。調整ベクトルは２つの４ビット対構成の８ビットのベクトルである。データ補正器１０１により外部へ供給される調整ベクトルは調整ベクトルハッチ１０８に保持されるが、この調整ベクトルハッチ１０８はデータ補正器１０１とデータ受信器１０２ａ−１０２ｎとの間において８本のラインで結合されている。調整ベクトルをデータ受信器に送る制御ロジックは、データ補正器１０１内に維持されている。あるいは、調整ベクトルハッチ１０８をデータ補正器１０１に組み込むことも可能である。

調整ベクトルの決定に際しては、受信した差動クロック信号ＣＬＫＩＮ０及びＣＬＫＩＮ１を用いて、データ受信器１０２ａ−１０２ｎで行われる補正を決定する。ＣＬＫＩＮ０及びＣＬＫＩＮ１は自励クロック信号、即ち、移行態様が一定の継続周期信号である。データ補正器１０１はＶＲＥＦに対してクロック信号ＣＬＫＩＮ０及びＣＬＫＩＮ１を調べる。クロック信号ＣＬＫＩＮ０及びＣＬＫＩＮ１をデータ信号として用いることにより、データ補正器１０１はデータオフセットを調整するための（ＶＲＥＦを調整するためではなくてデータ受信器のトリップポイントを調整または変更するための）調整情報を決定する。データ補正器１０１は、その内部でトリップポイント（理想的にはデータ信号の５０％のポイントに設定される）を（ＶＣＣ／２）の方へ調整するために必要な調整量を一旦決定すると、データ受信器１０１ａ−ｎのトリップポイント調整用の情報信号を与える。データ補正器１０１及びその機能ユニットの詳細については以下の説明を参照されたい。

当業者は、図１のブロック図の構成要素はメモリデバイスの一部の機能要素であり、メモリデバイスの全部の要素が図示されているわけではないことを理解すべきである。図１は、本発明の実施に必要なそれらの機能要素を含む。本発明の１つの実施例において、メモリデバイス１００は集積回路であり、１１０−１１４ａ−ｎとして表されたポートは集積回路のピンである。別の実施例において、メモリデバイス１００は、１１０−１１４ａ−ｎとして表されるポートがダイに形成されたコンタクトパッドであるダイであり、メモリデバイスの機能ユニットは当業者に知られた標準の作製法でダイとして作製される。

有利なことに、本発明によると、メモリデバイス内のメモリバッファの機能が向上することが予想される。データ受信器のトリップポイントを適応調整してオフセット及びデータ信号のタイミングスキューを補償すると、これらのデータ受信器を用いるメモリデバイスの入力バッファのレンジ及びタイミング精度が増大する。

図２は、受信器２０２及びトリップポイント調整器２０３を有するデータ受信器１０２のブロック図である。受信器に２０２は基準レベルまたは移行ポイントであるトリップポイントを有し、入力が１つのレベルから別のレベルに変化すると出力が１つのレベルから別のレベルに変化する。このトリップポイントは、本質的に、使用するロジックのタイプに応じて入力が高か低と判定するための移行ポイントである。トリップポイントは（ＶＣＣ／２）のレベルに設定するのが理想である。

データ受信器１０２の詳細な構造部分は図１のデータ受信器１０２ａ−１０２ｎの作製に用いられる。受信器２０２はデータを図１のメモリデバイス１００のデータポート１１４ａ−１１４ｎのうちの１つから受ける。受信器２０２は、図１のラッチ１０５のようなラッチにＤＡＴＡＯＵＴ信号を与える。受信器２０２のデータにオフセットが存在しない場合、ＤＡＴＡＯＵＴ信号は本質的に受信器２０２に入力されるデータである。トリップポイント調整器２０３の機能は、受信器２０２を補償してデータのオフセットを消滅させるか減少させることである。トリップポイント調整器２０３は図１のデータ補正器１０１から調整ベクトルを受ける。トリップポイント調整器２０３は受信器２０２に結合されて、受信した調整ベクトルの信号を受信器２０２に印加する。受信調整ベクトル信号を印加すると、トリップポイント調整器が受けた調整ベクトルに応じてトリップポイントレベルが引き下げられるかまたは引き上げられる。本質的に、調整ベクトル信号はトリップポイント調整器２０３の一組のトランジスタをオンにし、バイアス電圧を増減することにより受信器２０２のバイアス電圧を変化させる。

データ受信器１０２の受信器２０２は、当業者に知られた標準設計の受信器でよい。受信器２０２の設計に応じて、トリップポイント調整器２０３はこのトリップポイント調整器の受信器２０２への結合を可能にする設計のものであり、これによりトリップポイント調整器が受ける調整ベクトルに応じて受信器２０２のトリップポイントが変更される。かくして、トリップポイント調整器の設計はデータ受信器１０２の構成に用いる受信器２０２のトポロジーに依存する。差動対受信器を受信器２０２として用いてもよい。データ受信器１０２の１つの実施例では、データ受信器１０２の以下の詳細な説明に述べるように改良型Bazes受信器を用いられる。

用語「Bazes受信器」は、M. Bazesの論文、IEEE Journal of Solid-State Circuits, vol.26: no. 2, pp. 165-168 (1991)に記載された基本的トポロジーを用いる受信器を記述するために使用される。この受信器はまた、自己バイアス受信器と呼ぶこともできる。Bazes受信器はそのトリップポイントを調整する手段を備えていない。

図３は、図２の受信器１０２の一部であるトリップポイント調整器を具備しない受信器２０２を示す。受信器２０２は、上述の論文に述べられた自己バイアス増幅器の基本的構成要素を使用する。それは、２つの入力信号、即ち、図１のデータポート１１４のようなデータポートから受けるＤＡＴＡ信号と、図１のＶＲＥＦポート１１２から受けるＶＲＥＦとを使用する。ＥＮ信号は、受信器を本質的にアクティブな状態にするイネーブル信号である。それは、図１の内部信号ユニット１１５から得られる信号群のうちの１つである。ＢＩＡＳ信号もまた、図１の内部信号ユニット１１５からの信号群内で与えられる。ＢＩＡＳ信号は、ｐ型ＭＯＳトランジスタ２１０のゲート及びｎ型ＭＯＳトランジスタ２１２のゲートに印加される直流電圧レベルである。ＢＩＡＳはｐ型ＭＯＳトランジスタ２１０をオンに、また、ｎ型ＭＯＳトランジスタ２１２をオフにする低論理レベルに設定される。受信器２０２がイネーブル状態にあると、ｐ型ＭＯＳトランジスタ２１０が引き続きオンでバイアス負荷を与え、接地トランジスタ２１２がオフになるようにＢＩＡＳレベルが設定される。受信器をオフにすべき時は、ＢＩＡＳレベルは、トランジスタ２１０をオフに、また、トランジスタ２１２をオンにして、出力ノード２７１の信号を接地するように高論理レベルに設定される。ＢＩＡＳ信号及びＥＮ信号は、受信器２０２をオフにするように協働する。

受信器２０２に用いるBazes受信器の基本的構成要素は、ｐ型ＭＯＳトランジスタ２１１、２１４、２１６及びｎ型ＭＯＳトランジスタ２１３、２１５、２１７であり、これらはＮＡＮＤ２４６及びインバータ２４３、２４４と共に、適当な極性のＤＡＴＡＯＵＴを与えるように使用される。ｐ型ＭＯＳトランジスタ２１０は、ノード２７１の出力を接地するためのｎ型ＭＯＳトランジスタ２１２のように、受信器２０２をオフにする時使用される。

上述したように、Bazes受信器は基本的に自己バイアス差動増幅器である。ＤＡＴＡ信号はトランジスタ２１６及び２１７のゲートに印加されるが、これらのトランジスタ２１６及び２１７はノード２７１が出力となるインバータ２５５を形成する。ＶＲＥＦ信号はトランジスタ２１４、２１５の結合ゲートに印加されるが、これらのトランジスタ２１４、２１５はノード２７０が出力となるインバータ２５６を形成する。インバータ２６５のノード２７０の出力信号は、トランジスタ２１１及び２１３のゲートに結合される。トランジスタ２１１及び２１３はインバータ２５５に結合されている。従って、インバータ２６５の出力は、トランジスタ対２１６−２１７のＶＤＤ及びＶＳＳを調整することによりインバータ２５５をバイアスする。インバータ２５５がインバータ２６５に結合されているため、インバータ２６５へのフィードバックによりインバータ２６５の出力がＶＲＥＦ信号より制御されるが、これがＤＡＴＡ信号により制御されるインバータ２５５のバイアスを調整する。データ受信器１０２にインバータ２４３、ＮＡＮＤゲート２４６及びインバータ２４４を介して信号を供給するために、トランジスタ２１６と２１７とが結合されているノード２７１において出力を取る。２０２からのＤＡＴＡＯＵＴ信号は、図１のデータラッチ１０５のようなラッチに結合されるデータ受信器１０２のＤＡＴＡＯＵＴである。

受信器２０２のトリップポイントはインバータ２５５のトリップポイントであり、これはインバータ２５５の出力が低と高との間で移行する時の入力レベルである。ノード２７１における電圧はインバータ２５５のゲートにおけるＤＡＴＡにより制御されるが、この電圧は、上述したように、ＶＲＥＦにより制御されるインバータ２６５のノード２７０における出力による影響を受ける。ＶＲＥＦ及びＤＡＴＡ信号以外にノード２７１の電圧を制御する手段は存在せず、これは受信器２０２が制御するものでない。従って、受信器２０２はＶＲＥＦを変化させる以外にそのトリップポイントを調整する手段を持たない。

受信器２０２のトランジスタは当業者に知られたプロセスにより作製可能である。詳述すると、ｐ型ＭＯＳトランジスタ２１４及びｎ型ＭＯＳトランジスタ２１５は、ｐ型ＭＯＳトランジスタ２１６及びｎ型ＭＯＳトランジスタ２１７のようにＣＭＯＳトランジスタとして作製される。

図４は、図２に示すように結合された受信器２０２とトリップポイント調整器２０３とを含むデータ受信器１０２の基本的構成要素を示す。本発明の実施例のトリップポイント調整器は、８個のｐ型ＭＯＳトランジスタセット２２０−２２７と８個のｎ型ＭＯＳトランジスタセット２３０−２３７とを有する。１セット８個のトランジスタ２セットはノード２７０で結合されるが、このノードは受信器２０２のトランジスタ２１１、２１３−２１５に共通のノードでもある。従って、トリップポイント調整器のトランジスタを外部よりデータ受信器１０２から受ける信号により駆動すると、受信器２０２のノード２７０の電圧を引き上げるかまたは引き下げることによりデータ受信器１０２のトリップポイントに影響を与えることができる。

トリップポイント調整器のｐ型ＭＯＳトランジスタセット２２０−２２７は、ノード２７０とＶＣＣとの間に結合されている。この８個のトランジスタセットは並列接続された４個のトランジスタ対として構成され、各トランジスタ対のトランジスタは直列結合されている。２つのトランジスタのうちの一方はスイッチトランジスタとして働く。２つのトランジスタのもう一方は負荷として用いられる。これらのトランジスタ対は、オフセットだけノード２７０の電圧レベルを上昇させるように設計されている。当業者は、抵抗または他の負荷回路を第２のトランジスタの代わりに使用できることが容易にわかるであろう。ノード２７０の電圧レベルをオフセットだけ上昇させると、受信器のインバータ２５５により決まるトリップポイントが減少する。スイッチトランジスタ２２１、２２３、２２５、２２７はＳＫＥＷＤポート２６０に結合されている。このＳＫＥＷＤポート２６０は、４ビットＳＫＥＷＤベクトル＜０：３＞を受ける４つの入力より成る。各入力は、４つのスイッチトランジスタのうちの１つのゲートに１対１の関係で結合されるため、ＳＫＥＷＤベクトルの１つの成分が各トランジスタ対に印加される。例えば、ＳＫＥＷＤ＜０＞はトランジスタ対２２０−２２１のトランジスタ２２１のゲートに印加される。ＳＫＥＷＤベクトルは、トランジスタセット２２０−２２７を制御する電圧レベルを供給する１組の調整信号である。

トリップポイント調整器のｎ型ＭＯＳトランジスタセット２３０−２３７は、ノード２７０とアースとの間に結合されている。この８個のトランジスタセットは並列接続の４個のトランジスタ対として構成され、各トランジスタ対のトランジスタは直列結合されている。２つのトランジスタの一方はスイッチトランジスタとして働く。２つのトランジスタのうちのもう一方は負荷として使用される。これらのトランジスタ対はオフセットだけノード２７０の電圧レベルを減少させるように設計されている。当業者は、もう一方のトランジスタの代わりに抵抗または他の負荷回路を使用できることが容易にわかるであろう。ノード２７０の電圧レベルをオフセットだけ減少させると、受信器のインバータ２５５のより決まるトリップポイントが上昇する。スイッチトランジスタ２３１、２３３、２３５、２３７はＳＫＥＷＵポート２６１に結合されている。ＳＫＥＷＵポート２６１は４ビットのＳＫＥＷＵベクトル＜０：３＞を受ける４つの入力より成る。ＳＫＥＷＵポート２６１の各入力は４つのスイッチトランジスタのうちの１つのゲートに１対１の関係で結合されているため、ＳＫＥＷＵベクトルの１つの成分が各トランジスタ対に印加される。例えば、ＳＫＥＷＵ＜０＞はトランジスタ対２３０−２３１のトランジスタ２３１のゲートに印加される。ＳＫＥＷＵベクトルは、トランジスタセット２３０−２３７を制御するための電圧レベルを供給する１組の調整信号である。

各トランジスタ対は、重み付きオフセットと呼ぶ異なる量のオフセットを印加するように設計されている。重み付け係数はトランジスタの長さＬに対するトランジスタの幅Ｗの比率により決まるが、この比率はトランジスタがオンの時のトランジスタの抵抗に関連がある。各トランジスタ対の抵抗は、スイッチングトランジスタ及び負荷トランジスタの抵抗の和である。ｐ型ＭＯＳトランジスタセット及びｎ型ＭＯＳトランジスタセットの両方の４対のトランジスタは並列接続の４つの抵抗として働くが、オフ状態にあるトランジスタ対の抵抗は無限抵抗として働き、トリップポイントを上下させるノード２７０の引き下げまたは引き上げに影響を与えない。

４対のｐ型ＭＯＳトランジスタセットについては、スイッチトランジスタ２２１、２２３、２２５、２２７は同一抵抗、即ち、同一のＷ／Ｌ比（２０．０／１．０）を有する。負荷トランジスタ２２０、２２２、２２４、２２６は、同一の幅Ｗを有するが、それらの長さＬに対して異なる相対的重み付けである。負荷トランジスタの相対的な幅Ｗは２０．０に設定されている。負荷トランジスタの相対的な長さは、負荷トランジスタ２２６では４．０、２２４では８．０、２２２では１６．０、また２２０では３２．０である。かかる重み付けパターンにより、重み付けを二進重み付けとして考えることができる。これらの相対的長さは、作製プロセスの収縮係数に応じて実際の寸法にスケーリングされる。上述した相対的な寸法は、Ｗが２．０μmに設定され、負荷トランジスタの長さが負荷トランジスタ２２６では０．４μm、２２４では０．８μm、２２２では１．６μm、２２０では３．２μmであるプロセスにつき計算された。種々の組み合わせのｐ型ＭＯＳトランジスタ対をオンにすることにより、ｐ型ＭＯＳトランジスタセットのノード２７０と電源ＶＣＣとの間の実効抵抗の変化を実現することができる。ｐ型ＭＯＳトランジスタセットをオフび状態で、ノード２７０の電圧レベルが図３の受信器２０２により設定される。ｐ型ＭＯＳトランジスタセットの１つまたはそれ以上のトランジスタがオンになると、ノード２７０の電圧は、オンになるｐ型ＭＯＳトランジスタの組み合わせに依存してオフセットだけ上昇し、トリップポイントが減少する。トランジスタ対２２０−２２１だけがオンの場合、ＶＣＣが１．８ボルトではノード２７０の電圧がオフセットの形で上昇する。オフセットはノード２７０の電圧を上昇させてノード２７０を引き上げるため、インバータ２５５により決まるトリップポイントが約１０ミリボルトだけ減少する。従って、ｐ型ＭＯＳトランジスタセットがオンであることによるこのオフセットはトリップポイントを引き下げる。ｐ型ＭＯＳトランジスタセットにより与えられる引き下げ効果のオフセットは、０乃至約２００ミリボルトの範囲内にある。０ミリボルトのオフセットはｐ型ＭＯＳトランジスタセットがオフの時発生するが、これはスイッチトランジスタ２２１、２２３、２２５、２２７のゲートがＳＫＥＷＤベクトル＜１，１，１，１＞により高レベルに設定されると生じる。

上記の説明では、ノード２７０に結合されたｎ型ＭＯＳトランジスタセットは考慮されていない。ｎ型及びｐ型ＭＯＳトランジスタに対する調整は１セットに適用されるにすぎない。ｐ型ＭＯＳトランジスタがオンの場合、ｎ型トランジスタはオフであり、その逆も真である。両セットをオンにできるが、そうなると過大な電流が流れる。

ｎ型ＭＯＳトランジスタセットの重み付け係数はｐ型ＭＯＳトランジスタの重み付け係数と異なるが、その理由は、ｐ型ＭＯＳトランジスタに対するｎ型ＭＯＳトランジスタの駆動強度が異なるからである。４対のｎ型ＭＯＳトランジスタセットでは、スイッチトランジスタ２３１、２３３、２３５、２３７は同一抵抗、即ち、同一のＷ／Ｌ比（１．２／０．２）を有する。負荷トランジスタ２３０、２３２、２３４、２３６は、同一の幅Ｗを有するが、それらの長さＬに対して異なる相対的重み付けである。負荷トランジスタの相対的な幅Ｗは１２．０に設定されている。負荷トランジスタの相対的長さは、負荷トランジスタ２３６では４．０、２３４では８．０、２３２では１６．０、また２３０では３２．０である。かかる重み付けパターンにより、重み付けを二進重み付けとして考えることができる。これらの相対的長さは、作製プロセスの収縮係数に応じて実際の寸法にスケーリングされる。上述した相対的な寸法は、負荷トランジスタのＷが１．２μmに設定され、負荷トランジスタの長さが負荷トランジスタ２２６では０．５μm、２２４では０．９μm、２２２では１．３μm、２２０では３．１μmであるプロセスにつき計算された。種々の組み合わせのｎ型ＭＯＳトランジスタ対をオンにすることにより、ｎ型ＭＯＳトランジスタセットのノード２７０とアースとの間の実効抵抗の変化を実現することができる。ｎ型ＭＯＳトランジスタセットをオフ状態で、ノード２７０の電圧レベルが図３の受信器２０２により設定される。ｎ型ＭＯＳトランジスタセットの１つまたはそれ以上のトランジスタがオンになると、ノード２７０の電圧は、オンになるｎ型ＭＯＳトランジスタの組み合わせに依存してオフセットだけ減少する。トランジスタ対２３０−２３１だけがオンの場合、ＶＣＣが１．８ボルトではノード２７０の電圧がオフセットの形で下降する。オフセットはノード２７０の電圧を下降させてノード２７０を引き下げるため、インバータ２５５により決まるトリップポイントが約１０ミリボルトだけ上昇する。従って、ｎ型ＭＯＳトランジスタセットがオンであることによるこのオフセットはトリップポイントを引き上げる。ｎ型ＭＯＳトランジスタセットにより与えられる引き上げ効果のオフセットは、０乃至約２００ミリボルトの範囲内にある。０ミリボルトのオフセットはｎ型ＭＯＳトランジスタセットがオフの時発生するが、これはスイッチトランジスタ２２１、２２３、２２５、２２７のゲートがＳＫＥＷＵベクトル＜０，０，０，０＞により低レベルに設定されると生じる。

ｎ型ＭＯＳトランジスタセットに関する上記説明については、ノード２７０に結合されたｐ型ＭＯＳトランジスタセットは考慮されていない。さらに、低ベクトル＜０，０，０，０＞はｎ型ＭＯＳトランジスタセットをオフにする１組の低電圧に対応し、一方、高ベクトル＜１，１，１，１＞はｐ型ＭＯＳトランジスタセットをオフにする１組の高電圧に対応することがわかる。さらに、ＳＫＥＷＤベクトル及びＳＫＥＷＵベクトルは受信器１０２に入力されるため、一方のベクトルがそれが結合されたトランジスタセットの少なくとも１つのトランジスタ対を作動すると、もう一方のベクトルがその信号が印加された全てのトランジスタをオフにする。

ＳＫＥＷＤベクトル及びＳＫＥＷＵベクトルは、それぞれｐ型ＭＯＳトランジスタ対及びｎ型ＭＯＳトランジスタ対のスイッチトランジスタを駆動する信号を供給する。これにより２組のトランジスタの一方または他方がノード２７０の電圧を調整するセットパターンで作動される。図２のトリップポイント調整器２０３は、受信調整ベクトルに基づき図２の受信器２０２についてスキューの調整を継続して行う。図４のデータ受信器１０２が始動時に（ＶＣＣ／２）またはそれに近い値で動作している場合、供給中の調整ベクトルは、２組のスキュートランジスタが引き上げも引き下げもしない、即ち、調整ベクトルＳＫＥＷＤがベクトル＜１，１，１，１＞の電圧レベルを、また調整ベクトルＳＫＥＷＵがベクトル＜０，０，０，０＞の電圧レベルを有するようなものでなければならない。

図４の２組８個のスキュートランジスタの重み付け係数は、トリップポイント調整のほぼ±２００ミリボルトの範囲が適用できるように選択される。各々が調整ベクトルＳＫＥＷＤ及びＳＫＥＷＵの成分の一つにより制御されるゲートを有する２組４個のトランジスタ対を使用することによりこのオフセットが与えられる。しかしながら、対応する調整ベクトルの成分の数でもある各セットのトランジスタ対の数は、特定の用途にとって適当な１個から複数個の範囲にすることができる。１つのセットのトランジスタ対の数を増加させると、受信器のトリップポイントを調整するオフセットのきめの細かさが増加する。スキュートランジスタの数を増加させると、それに付随してかかるトリップポイント調整器を含むようにデータ受信器を作製するために使用するダイの大きさが増加する。重み付け係数、調整器ベクトルの成分数及びデータ受信器の他の特性は、当業者に知られているように標準のシミュレーション方法を用いて本発明により決定することが可能である。

図１のメモリデバイス１００では、全てのデータ受信器は本発明に従い、上述したデータ受信器１０２について述べたように作製される。さらに、データ補正器１０１は、メモリデバイス１００のデータ受信器１０２ａ−１０２ｎと本質的に同一である、図５で示すような、１対の補助データ受信器３０１、３０２を含む。図５において、補助データ受信器３０１、３０２の使用を以下のデータ補正器１０１の詳細な説明において述べる。

図５は１対の補助データ受信器３０１、３０２と、これら補助データ受信器３０１、３０２のトリップポイントに調整ベクトルを与えるために各補助データ受信器に結合された補正器コントローラ３０５とより成るデータ補正器１０１を示す。補助データ受信器３０１、３０２は上述したような本発明によるデータ受信器である。データ補正器１０１は、データ信号のオフセット及びタイミングスキューを補正するために使用される。しかしながら、データ信号は反復性を有しないため、データ補正器１０１にとって不適当な基準となる。有利なことに、データ補正器は受信した差動クロック信号をＶＲＥＦと共に用いて補正ベクトルを発生させる。受信した１つのクロック信号ＣＬＫＩＮ０は、図２においてＤＡＴＡと呼ぶそのデータ入力で補助データ受信器３０１に結合される。受信したもう一方のクロック信号ＣＬＫＩＮ１は、図２のＤＡＴＡと呼ぶそのデータ入力で補助データ受信器３０２に結合される。図５に示すように、両方の補助データ受信器３０１、３０２は基準電圧ＶＲＥＦに結合されている。２つの補助データ受信器３０１、３０２のそれぞれの出力ＣＬＫ０及びＣＬＫ１は位相検知器３０３に結合されている。位相検知器３０３は補助データ受信器と共にＥＮ信号によりイネーブル状態にされる。位相検知器３０３は２つの出力信号ＣＬＫ０及びＣＬＫ１の交差ポイントをチェックする。これら２つの信号が一方の信号については高から低への信号移行時に、またもう一方の信号については低から高への信号移行時に同時に交差しない場合、位相検知器３０３は、いずれの信号の移行が最初に検知器に到達するかに応じてＵＰパルスまたはＤＯＷＮパルスを発生する。２つのライン（一方にＵＰパルス、もう一方にＤＯＷＮパルス）は位相検知器３０３の出力をフィルタ３０４に結合する。サンプル時間フレームにおいて、位相検知器はＵＰパルスラインまたはＤＯＷＮパルスラインの何れかにパルスを与える。

フィルタ３０４は多数決フィルタであるが、これは多数のサンプルＵＰパルスまたは多数のサンプルＤＯＷＮパルスを受けるまで変化または補正をしないループフィルタである。サンプル数は多ければ多いほど多くのノイズがフィルタリングにより除去され、それにともなってループがスローダウンする。サンプルの数が大きいと、ループのスローダウンによりＶＲＥＦの周りの高速変化に追従するデータ補正器１０１の能力が減少するが、その理由は、これらの変化がフィルタがパルスを補正器コントローラ３０５に到達させる前に起こるからである。サンプルの数が小さいとフィルタは高速移行に追従できるが、過補正が起こる可能性がある。ループフィルタが速すぎる値に設定されている（サンプル数が少なすぎる）場合、ループは不安定になる。フィルタ３０４のサンプルは４個のパルスである。あるいは、サンプルを８個のパルスにしてもよい。ＵＰパルスまたはＤＯＷＮパルスを補正コントローラ３０５に与えるだけでなく、フィルタ３０４はまた、補正器コントローラ３０５が使用するクロック信号ＣＮＴＲＬＣＬＫを与える。この信号ＣＮＴＲＬＣＬＫは、補助データ受信器３０１、３０２によりＣＬＫ０及びＣＬＫ１から発生される。フィルタ３０４は、フィルタ３０４のカウントを０にするためにＲＥＳＥＴ信号を用いて初期状態に設定することが可能である。

位相検知器３０３からのＵＰ及びＤＯＷＮパルスは、フィルタ３０４のサンプル条件をパスした補正器コントローラ３０５に結合されている。補正器コントローラ３０５へのＵＰパルスは、補助データ受信器３０１、３０２のトリップポイントをスキューアップまたは引き上げる要求である。同様に、補正器コントローラ３０５へのＤＯＷＮパルスは、補助データ受信器３０１、３０２のトリップポイントをスキューダウンまたは引き下げる要求である。補正器コントローラ３０５は、フィルタ３０４からの制御クロック信号ＣＮＴＲＬＣＬＫを用いてフィルタ３０４からのＵＰ及びＤＯＷＮパルスをカウントする。補正器コントローラ３０５は、そのカウントに基づき、調整ベクトル、ＳＫＥＷＵ＜０：３＞及びＳＫＥＷＤ＜０：３＞を発生させるが、これらは補助データ受信器３０１、３０２に戻される。

調整ベクトルが補助データ受信器３０１、３０２に一旦戻されると、補助データ受信器３０１、３０２のトリップポイントは相互に修正されたそれらの出力により調整される。修正出力ＣＬＫ０及びＣＬＫ１は再び位相検知器３０３により比較される。位相検知器３０３は新しいＵＰまたはＤＯＷＮ要求を発生し、補正器コントローラ３０５は補助データ受信器３０１、３０２へ調整ベクトルの新しいセットを供給する。このサイクルは、位相検知器３０３がこれ以上の調整が不要である、即ち、ＣＬＫ０及びＣＬＫ１電圧レベルが一方の信号の立上りエッジ移行時、また、もう一方の信号の立下りエッジ移行時に同時に交差すると判定するまで継続される。実際に、丁度ＶＣＣ／２では交差しないため、サイクルは継続される。交差がＶＣＣ／２の所定の範囲内で生じると、補正器コントローラ３０５が同一セットの調整ベクトルを補助データ受信器３０１、３０２に送ってそれらのトリップポイントの状態を維持することにより、位相検知器がもはやＵＰパルスまたはＤＯＷＮパルスを要求しなくなるように、複雑な機構にすることが可能である。また、この状態になると、補正器コントローラ３０５は、データ補正器１０１の外部のデータ受信器が使用できるようにポート３０６に調整ベクトルを出力する。

図６は、図５の位相検知器３０３を詳細に示す。図６は、差動クロック信号をバランスさせてそれらの零交差を検知するための構成要素を有する位相検知器３０３を示す。２つの信号は、電圧の揺れまたはデューティーサイクルのようなそれらの対応特性が同一または等価の値または範囲を有する時はバランスした状態にある。２つのクロック信号も、それらの立上り時間及び立下り時間がほぼ等しくなるように調整することによりバランスさせることができる。低から高へ明確に移行する２つの信号の零交差は、各信号の低から高（または高から低）への移行点での２つの信号の同時交差に対応する。零交差はまた、一方の信号の立上りエッジの低から高への移行がもう一方の信号の立下りエッジの高から低への移行と同時に起こる時に生じる。

図６において、位相検知器３０３は、図５に示す補助データ受信器３０１から出力クロック信号ＣＬＫ０を、また補助データ受信器３０２から出力クロック信号ＣＬＫ１を受ける。その後、位相検知器３０３はこれら２つのクロック信号が位相検知器３０３内を伝搬する際にこれらの信号の立上り時間と立下り時間とをバランスさせる。バランスされたクロック信号はこれら２つの信号の零交差をチェックするために比較される。この場合の零交差は、一方のクロック信号の立上りエッジの移行がもう一方のクロック信号の立下りエッジの移行と同時である時に起こる。２つのクロック信号が零交差しなければ、一方のクロック信号の移行がもう一方のクロック信号の移行より先に起こる。位相検知器３０３は、ＣＬＫ０信号が最初に移行すればＵＰ出力にパルスを、またＣＬＫ１信号が最初に移行すればＤＯＷＮ出力にパルスを与える。

２つのクロック信号は、２つのＮＡＮＤゲート３１０、３１１、インバータ３１４、３１５及びキャパシタ３１６−３２０を用いてバランスされる。キャパシタ３１６−３１９はそれぞれソースとドレインが接続されたｎ型トランジスタとして作製されるｎ型キャパシタであり、キャパシタ３２０はソースとドレインが接続されたｐ型トランジスタとして作製されるｐ型キャパシタである。これらのキャパシタは当業者に知られている他の方法で作製することも可能である。所与のノードにおけるｎ型容量及びｐ型容量の大きさは、入力ゲート容量を含むその所与のノードのｎ型容量及びｐ型容量をマッチングさせることにより決定され、その結果、２つの信号ＣＬＫ０及びＣＬＫ１の立上り及び立下り時間が回路を伝搬するにつれてマッチするようになる。図６に示す回路をシミュレーションすることにより、回路要素の駆動強度を求めることができる。当業者に知られた標準のシミュレーション方法を用いることができる。

通常、位相検知器は、１つの信号の立上りエッジを別の信号の立上りエッジと比較するか、または１つの信号の立下りエッジを別の信号の立下りエッジと比較する。本発明の位相検知器３０３は、クロック信号の立上りエッジを別のクロック信号の立下りエッジと比較する点が重要である。この比較は、ＮＡＮＤゲート３１２とＮＯＲゲート３１３とを用い、ＣＬＫ０を位相検知器３０３のバランス回路を介してＮＡＮＤゲート３１２に結合し、ＣＬＫ１をそのバランス回路を介してＮＯＲゲート３１３に結合することにより行う。さらに、ＮＡＮＤゲート３１２の出力をインバータ３３０を介してＮＯＲゲート３１３の入力に結合し、同様に、ＮＯＲゲート３１３の出力をインバータ３３１を介してＮＡＮＤゲート３１２の入力に結合する。ＮＡＮＤゲート３１２の出力は、インバータ３３２、３３３を介してトランジスタ３３５−３３８により形成される伝送ゲートに結合する。ＮＯＲゲート３１３の出力は、インバータ３３４を介してトランジスタ３３５−３３８により形成される伝送ゲートに結合する。トランジスタ３３５、３３７はｐ型ＭＯＳトランジスタであるが、トランジスタ３３６、３３８はｎ型ＭＯＳトランジスタである。２つの信号ＣＬＫ０及びＣＬＫ１の零交差が生じたか否かの判定結果は、インバータ３４０−３４１及びインバータ３４２−３４３を介して外部に結合する。

位相検知器３０３は２つの出力ＵＰ及びＤＯＷＮを有する。ＵＰまたはＤＯＷＮの何れかにパルス（高レベル信号）があると、位相検知器は２つの信号ＣＬＫ０及びＣＬＫ１の立上りエッジ及び立下りエッジの移行が同時に起こらなかったと判定したことになる。高レベル信号は、２つの信号ＣＬＫ０及びＣＬＫ１のうち何れの移行が最初に起こるかに従ってセットされる。図５に示すデータ補正器１０１の位相検知器３０３を使用すると、ＵＰ出力の高レベルはシフトアップの要求であり、ＤＯＷＮ出力の高レベルはシフトダウンの要求である。その要求は、これにより調整ベクトルを発生する補正器コントローラ３０５に与えられる。

図７は、補正器コントローラ３０５の基本的構成要素を示すブロック図である。補正器コントローラ３０５への入力は、図５の補助データ受信器３０１、３０２のトリップポイントを引き上げるための要求ＵＰと、補助データ受信器３０１、３０２のトリップポイントを引き下げるための要求ＤＯＷＮとを含む。補正器コントローラ３０５は、ＵＰカウンタ回路５０１及びＤＯＷＮカウンタ回路５０２の要求を、それらの回路のカウンタをクロックするためにＣＮＴＲＬＣＬＫクロック信号を用いてカウントする。ＵＰまたはＤＯＷＮ要求が生じる度に、ＵＰカウンタ回路５０１またはＤＯＷＮカウンタ回路５０２はそれに応じてカウントを増加させる。一時にただ１つのカウンタがカウントする。ＵＰカウンタ回路５０１とＤＯＷＮカウンタ回路５０２との間にＬＯＣＫＯＵＴを設けて、一方だけがカウントするようにする。両カウンタ回路５０１、５０２は、制御ロジック５１０により決定される補正器コントローラ３０５の出力を与える４つのカウンタを有する。ＵＰカウンタ回路の４つのカウンタは、出力５０８に４ビットＳＫＥＷＵ＜０：３＞ベクトルを与える。ＤＯＷＮカウンタ回路の４つのカウンタは、出力５０９に４ビットＳＫＥＷＤ＜０：３＞ベクトルを与える。

図５のデータ補正器１０１が最初にパワーアップされると、データ補正器１０１はカウンタ回路５０１、５０２の出力が図５の補助データ受信器３０１、３０２のオフセットを調整しないような状態でスタートする。データ補正器１０１をこの初期状態にする信号はＲＥＳＥＴ信号により与えられる。初期状態において、ＲＥＳＥＴ信号はカウンタ回路５０１、５０２のカウンタを０にセットする。カウンタをこのように０にセットすると、ＳＫＥＷＵベクトルの信号が全て低、ＳＫＥＷＤベクトルの信号は全て高となる。その後、補助データ受信器３０１、３０２が（ＶＣＣ／２）に対してデータオフセットがない状態で動作していない限り、図５の位相検知器３０３は補助データ受信器３０１、３０２のトリップポイントをシフトアップするかまたはシフトダウンする要求を決定する。補正器コントローラ３０５がＵＰ要求を受けると仮定すると、この要求はＵＰカウンタ回路５０１のカウントを増加させる。補正器コントローラ３０５はＵＰ要求を反映する調整ベクトルを発生する。その結果、出力５０８に生じるベクトルＳＫＥＷＵ及び出力５０９に生じるＳＫＥＷＤベクトルは、以前の補正サイクルまたは調整サイクルから補助データ受信器３０１、３０２のトリップポイントを引き上げる方向に調整がスキューされることを反映する。

トリップポイントはこのように調整されると、差動クロック信号ＣＬＫＩＮ０及びＣＬＫＩＮ１（図５の補助データ受信器３０１、３０２へのデータ信号のような入力）のデューティーサイクルが変化する。補助データ受信器の出力信号ＣＬＫ０及びＣＬＫ１が再び図５の位相検知器３０３により比較される。以前の引き上げ調整が大きすぎる場合、補正器コントローラ３０５はＤＯＷＮ要求を受け、また、以前の引き上げ調整が十分でない場合、補正器コントローラ３０５はＵＰ要求を受ける。このサイクルは、ＣＬＫ０及びＣＬＫ１の零交差が生じるまで、継続して補助データ受信器３０１、３０２のオフセットを追跡する。ＣＬＫ０及びＣＬＫ１の移行部分が同時に交差すると、補正器コントローラ３０５は受信されるＵＰまたはＤＯＷＮ要求に応じて同じ補正ベクトルを供給し続ける。補助データ受信器３０１、３０２のこの適応調整は、図５に示す構成でデータ補正器１０１において行われる。図１のデータ受信器１０２ａ−１０２ｎは補助データ受信器３０１、３０２と同じ態様では調整されない。補正器コントローラ３０５は、制御ロジック５１０により調整ベクトルがさらなる有意な変化を必要としないと判断する時に限り調整ベクトルをデータ受信器１０２ａ−１０２ｎへ供給する。

図８は、本発明に従ってデータ補正器を作動させるための図５のデータ補正器１０１の構成要素の一部を、図１のデータ受信器１０２ａ−１０２ｎに関連して示す。データ補正器１０１を作動させる方法は、差動クロック信号を１対の補助データ受信器３０１、３０２に与え、補助データ受信器３０１、３０２の出力信号間の差を求め、補助データ受信器の出力信号の差と相関関係のある補助ベクトルを発生させるステップを含む。１つの差動クロック信号ＣＬＫＩＮ０は補助データ受信器３０１のデータポートに結合され、もう一方のクロック信号ＣＬＫＩＮ１は補助データ受信器３０２のデータポートに結合される。補正器コントローラ３０５で発生される調整ベクトルは、１対の補助データ受信器３０１、３０２のトリップポイントを調整するためにそれらの補助データ受信器に再び結合される。

この方法は連続してクロック信号をサイクリングさせるため、移行に変化がないと、データ補正器１０１は補助データ受信器３０１、３０２に継続して調整ベクトルを供給する。実際には、位相検知器３０３は補助データ受信器３０１、３０２からの出力信号ＣＬＫ０及びＣＬＫ１の完全な零交差は検知しない。従って、位相検知器３０３は継続してＵＰまたはＤＯＷＮ要求を発生する。フィルタ３０４のカウントと補正器コントローラ３０５の制御ロジックとにより、補助データ受信器３０１、３０２に認識可能なオフセットが存在しなくなると、そう判断される。補助データ受信器３０１、３０２を調整したと判定された調整ベクトルの最終セットを、データ受信器１０２ａ−１０２ｎに与えることができる。データ受信器１０２ａ−１０２ｎは、データ信号のオフセットを補償する調整ベクトルのセットを決定するプロセスのためのデータとしてクロック信号を受けるデータ補正器１０１の補助データ受信器３０１、３０２とは異なり、データ受信器としてシステム中で機能する。

データ補正器１０１は、ラッチ１０８に最終的な調整ベクトルを維持し、そのラッチからデータ受信器１０２ａ−１０２ｎのような補正プロセスの外部のデータ受信器への補正ベクトルの転送を制御する。データ補正器１０１は、補助ベクトルを受けるデータ受信器１０２ａ−１０２ｎが静かな期間にあるか否かを判定する。例えば、静かな期間は、システムデータがデータ受信器内へ、または受信器外へ、転送中でない期間であろう。調整ベクトルは、データ受信器１０２ａ−１０２ｎへ転送されると、これらの静かな期間の間それらのトリップポイントを調整することにより、データ処理時のトリップポイントの変化に付随するグリッチが回避されるようにする。

データ受信器を有するシステムが動作すると、データ受信器１０２ａ−１０２ｎのようなデータ受信器は周期的なデータオフセットを経験することがある。データ補正器１０１は継続して動作中であるため、ＶＲＥＦのばらつきによるデータオフセットのようなデータオフセットが新しく発生するとデータ補正器１０１が検知し、調整ベクトル発生プロセスを継続する。データ補正器１０１は、この補正済み調整ベクトルがデータ補正器１０１の補助データ受信器３０１、３０２のオフセットを調整したことを一旦突き止めると補正済み調整ベクトルを補正器コントローラ３０６からデータ受信器１０２ａ−１０２ｎへ供給する。このようにして、データ補正器１０１はそれが結合されるデータ受信器１０２ａ−１０２ｎのトリップポイントの調整を適応自在に行う。

本発明のこの方法におけるデータ補正器１０１、補助データ受信器３０１、３０２並びにデータ受信器１０２ａ−１０２ｎについては上述した。データ受信器３０１、３０２及び補助データ受信器１０２ａ−１０２ｎは同一設計である。データ受信器１０２ａ−１０２ｎと、補助データ受信器３０１、３０２とは用途が異なるが、データ受信器１０２ａ−１０２ｎへのデータが実際のデータ信号であり、各データ受信器３０１、３０２へのデータがクロック信号である。本発明のこの方法により、ＶＲＥＦに関する任意のデータオフセットまたはデータ受信器それ自体のインバランスに対して補償された命令及びデータをデータ受信器が受けることができる。

電子デバイス、データ受信器、メモリデバイスまたはデータ信号のオフセットを補償するための調整を必要とする他のシステムの作動方法は、調整信号を発生するために用いるデータ信号及びクロック信号が同じソースから取り出される時は最良の結果が得られる。通常、共通のソースからのデータ信号及びクロック信号は電圧の揺れが同じレベルである。データ補正器回路への入力としてクロック信号を用いる場合、データ信号が調整すべきデータ受信ユニットにおいて揺れると同じ電圧レベル間でこれらのクロック信号が揺れることが予想される。データ信号及びクロック信号は同じチップセットから得るようにするのが好ましい。しかしながら、本発明はクロック信号及びデータが共通のソースを有する場合の用途に限定されない。

本発明の方法は、バスに接続される信号に関連して、電子デバイスの内部または外部の何れかで発生される基準信号を含む用途に使用可能である。さらに、デジタル信号（高、低電圧レベル）でなくて調整ベクトルは、電子デバイスのトリップポイントまたは移行しきい値を調整するアナログ制御電圧を構成する。明白なことであるが、アナログ信号の分配に関連するノイズの問題によりデジタル方式の方がより有利となる。

図９は、本発明のデータ補正器の動作及び設計のシミュレーションによる調整ベクトルの補正なしに動作するデータ補正器のタイミング図を示す。１つのタイミング図は、図５のデータ補正器１０１に結合されるシステム差動クロック信号ＣＬＫＩＮ０９０１及びＣＬＫＩＮ１９０２を示す。ＣＬＫＩＮ０は補助データ受信器３０１へのデータ入力に結合され、ＣＬＫＩＮ１は補助データ受信器３０２へのデータ入力に結合される。両方の補助データ受信器は、電圧レベルが０．８２５ミリボルトであるＶＲＥＦ９０３に結合されている。ＣＬＫＩＮ０及びＣＬＫＩＮ１は約０．２２５ミリボルトから約１．０２５ミリボルトの範囲内にある。第２のタイミング図は、図１のメモリデバイス１００に用いる内部クロックユニット１０９においてＣＬＫＩＮ１及びＣＬＫＩＮ０から発生されるクロック信号ＣＬＫＯＵＴ１９０４及びＣＬＫＯＵＴ０９０５を示す。ＣＬＫＯＵＴ０及びＣＬＫＯＵＴ１は約０．０ミリボルトから約１．６０ミリボルトの範囲内にある。第３のタイミング図は、そのデータ入力としてＣＬＫＩＮ１を有する補助データ受信器３０２の出力におけるクロック信号ＣＬＫ１９０６を示す。第３のタイミング図には、データ入力としてＣＬＫＩＮ０を有する補助データ受信器３０１の出力におけるクロック信号ＣＬＫ０９０７も示されている。ＣＬＫ０及びＣＬＫ１も約０．０ミリボルトから約１．６０ミリボルトの範囲内にある。認識可能なデータオフセットまたはタイミングスキューがない場合、ＣＬＫ１／ＣＬＫ０のパターンはＣＬＫＯＵＴ１／ＣＬＫＯＵＴ０パターンに似ていなければならない。図９に示すパターンは、補助データ受信器３０１、３０２の出力が約０ミリボルトで交差する時のデータオフセット及びタイミングスキューの存在を指示する。このＣＬＫ１／ＣＬＫ０パターンは（ＶＣＣ／２）９０９の近くで交差しなければならない。

図１０は、本発明のデータ補正器の動作及び設計のシミュレーションから得られる調整ベクトル補正を行うデータ補正器のタイミング図を示す。１つのタイミング図は、図５に示すデータ補正器１０１に結合されたシステム差動クロック信号ＣＬＫＩＮ０９０１及びＣＬＫＩＮ１９０２を示す。ＣＬＫＩＮ０信号は補助データ受信器３０１のデータ入力に結合されている。ＣＬＫＩＮ１信号は補助データ受信器３０２のデータ入力に結合されている。ＣＬＫＩＮ０及びＣＬＫＩＮ１は約０．２２５ミリボルトから約１．０２５ミリボルトの範囲内にある。両方の補助データ受信器は電圧レベルが０．８２５ミリボルトのＶＲＥＦ９０３に結合されている。第２のタイミング図は、図１のメモリデバイス１００に用いる内部クロックユニット１０９においてＣＬＫＩＮ１及びＣＬＫＩＮ０から発生されるクロック信号ＣＬＫＯＵＴ１９０４及びＣＬＫＯＵＴ０９０５を示す。ＣＬＫＯＵＴ０及びＣＬＫＯＵＴ１は約０．０ミリボルトから約１．６０ミリボルトの範囲内にある。第３のタイミング図は、そのデータ入力としてＣＬＫＩＮ１を有する補助データ受信器３０２の出力におけるクロック信号ＣＬＫ１１００２を示す。第３のタイミング図には、データ入力としてＣＬＫＩＮ０を有する補助データ受信器３０１の出力におけるクロック信号ＣＬＫ０１００１も示されている。ＣＬＫ０及びＣＬＫ１も約０．０ミリボルトから約１．６０ミリボルトの範囲内にある。認識可能なデータオフセットまたはタイミングスキューがない場合、ＣＬＫ１／ＣＬＫ０のパターンはＣＬＫＯＵＴ１／ＣＬＫＯＵＴ０パターンに似ていなければならない。このパターンは、データ補正器が補助データ受信器３０１、３０２トリップポイントを調整中であることを指示するが、それはＣＬＫ１／ＣＬＫ０のパターンが（ＶＣＣ／２）９９９の近くで交差するからである。トリップポイントは数サイクルに亘って適応調整されるため、各タイムフレームにおけｒｙ交差点は正確に同じレベルにない。しかしながら、交差点は（ＶＣＣ／２）９０９の近くに移動している。

図１１は、とりわけプロセッサ６０１、データバス６０２及び１組のメモリデバイス１００（ａ）−１００（ｎ）を含む本発明の処理システム６００を示す。プロセッサ６０１及びメモリバス６０２は、当業者に知られた標準の方法により設計製作され、作動される。メモリデバイスセット１００（ａ）−１００（ｎ）は本発明に従って作製され作動される。メモリデバイス１００（ａ）−１００（ｎ）のデータ受信器のトリップポイントは、これらのデータ受信器へのデータ信号のオフセット及びタイミングスキューを補正するよう適応調整される。処理システム６００はまた、メモリデバイスと同じ態様で作製されずまた作動されない他のメモリデバイスを含むことがある。プロセッサ６０１はまた本発明を包含するものである。

図示の実施例は、種々のタイプの回路及び構成を用いて変形及び／または実現することができる。当業者は、上述した実施例に厳格に従わずに、また特許請求の範囲に示される本発明の真の思想及び範囲から逸脱することなく、かかる変形及び設計変更が可能であることが容易にわかるであろう。

本発明のデータ補正器を備えたメモリデバイスの構成要素を示すメモリデバイスのブロック図である。本発明のトリップポイント調整器を備えたデータ受信器のブロック図である。トリップポイント調整器のないデータ受信器の受信器部分を示す。本発明のトリップポイント調整器を備えたデータ受信器の一例を示す概略図である。本発明のデータ補正器の構成要素を示すブロック図である。本発明に従って信号をバランスさせ信号の零交差を検知する位相検知器の一例を示す概略図である。本発明に従って調整ベクトルを与える補正器コントローラのブロック図である。データ受信器セットのトリップポイントの調整に用いるデータ補正器の構成要素の一部を示すブロック図である。調整ベクトルの補正なしで動作するデータ補正器のタイミング図である。本発明に従って調整ベクトルを補正するデータ受信器のタイミング図である。本発明によるメモリデバイスを備えた処理システムを示す。

Claims

トリップポイント調整器を有するデータ受信器と、
データ受信器に結合されてトリップポイント調整器へのトリップポイント調整情報を適応自在に提供するデータ補正器とより成る電子デバイス。
データ補正器とデータ受信器との間に結合されてトリップポイント調整情報をデータ受信器のトリップポイント調整器に条件付で提供するラッチをさらに備えた請求項１の電子デバイス。
トリップポイント調整情報はアナログ制御電圧である請求項１の電子デバイス。
各々がトリップポイント調整器を有する複数のデータ受信器と、
各データ受信器に結合されて各データ受信器のトリップポイント調整器へのトリップポイント調整情報を適応自在に提供するデータ補正器とより成り、データ補正器は、
第１のトリップポイント調整器を有する第１の補助データ受信器と
第２のトリップポイント調整器を有する第２の補助データ受信器と
第１の補助データ受信器の第１のトリップポイント調整器に結合され、また、第２の補助データ受信器の第２のトリップポイント調整器に結合されて、トリップポイント調整ベクトルを適応自在に提供する補正器コントローラとより成る電子デバイス。
データ補正器と複数のデータ受信器の各データ受信器との間に結合されて複数のデータ受信器の各データ受信器のトリップポイント調整器へのトリップポイント調整情報を条件付で提供するラッチをさらに備えた請求項４の電子デバイス。
トリップポイント調整情報は、多数の調整サイクルについて変更なしに第１及び第２の補助データ受信器へ提供されているトリップポイント調整ベクトルより成る請求項５の電子デバイス。
トリップポイント調整器を有するデータ受信器と、
データ受信器に結合されてトリップポイント調整器へのトリップポイント調整情報を適応自在に提供するデータ補正器とより成る集積回路。
第１のｐ型ＭＯＳトランジスタと第１のｎ型ＭＯＳトランジスタとが第１のノードで結合され、第１のｐ型ＭＯＳトランジスタのゲートが第１のｎ型ＭＯＳトランジスタのゲートに結合された第１のトランジスタ対と、
第２のｐ型トランジスタと第２のｎ型ＭＯＳトランジスタとが第２のノードで結合され、第２のｐ型ＭＯＳトランジスタのゲートが第２のｎ型ＭＯＳトランジスタのゲートに結合され、第２のｐ型ＭＯＳトランジスタと第１のトランジスタ対の第１のｐ型ＭＯＳトランジスタとが第３のノードで結合され、第２のｎ型ＭＯＳトランジスタと第１のトランジスタ対の第１のｎ型ＭＯＳトランジスタとが第４のノードで結合された第２のトランジスタ対と、
第３のノードに結合された第３のｐ型ＭＯＳトランジスタと、
第４のノードとアースとの間に結合され、ゲートが第１のノードで第３のｐ型ＭＯＳトランジスタのゲートに結合された第３のｎ型ＭＯＳトランジスタと、
第１のノードとアースとの間に結合された複数の直列構成ｎ型ＭＯＳトランジスタ対と、
第１の電圧と第１のノードとの間に結合された複数の直列構成ｐ型ＭＯＳトランジスタ対とより成り、複数の直列構成ｎ型ＭＯＳトランジスタ対と複数の直列構成ｐ型ＭＯＳトランジスタ対とを作動して第１のノードの電圧を調整する集積回路。
第１のトランジスタ対の第１のｐ型ＭＯＳトランジスタのゲートに結合され、電圧基準信号を提供可能な電圧基準ポートと、
第２のトランジスタ対の第２のｐ型ＭＯＳトランジスタのゲートに結合され、データ信号を提供可能なデータポートとより成る請求項８の集積回路。
トリップポイント調整器を有するデータ受信器と、
データ受信器に結合されてトリップポイント調整器へのトリップポイント調整情報を適応自在に提供するデータ補正器とより成るメモリデバイス。
データ補正器とデータ受信器との間に結合されてトリップポイント調整情報をデータ受信器のトリップポイント調整器に条件付で提供するラッチをさらに備えた請求項１０のメモリデバイス。
各々がトリップポイント調整器を有する複数のデータ受信器と、
各データ受信器に結合されて各データ受信器のトリップポイント調整器へのトリップポイント調整情報を適応自在に提供するデータ補正器とより成り、データ補正器は、
第１のトリップポイント調整器を有する第１の補助データ受信器と
第２のトリップポイント調整器を有する第２の補助データ受信器と
第１の補助データ受信器の出力と第２の補助データ受信器の出力とに結合されて、第１の補助データ受信器の出力信号を第２の補助データ受信器の出力信号と比較する位相検知器と、
位相検知器に結合されて比較情報を受ける補正器コントローラとより成り、補正器コントローラは第１の補助データ受信器の第１のトリップポイント調整器と第２の補助データ受信器の第２のトリップポイント調整器とに結合されてトリップポイント調整ベクトルを適応自在に提供するメモリデバイス。
トリップポイントを有する受信器と、
受信器に結合されて受信器のトリップポイントを適応自在に調整するトリップポイント調整器とより成るデータ受信器。
第１のｐ型ＭＯＳトランジスタと第１のｎ型ＭＯＳトランジスタとが第１のノードで結合され、第１のｐ型ＭＯＳトランジスタのゲートが第１のｎ型ＭＯＳトランジスタのゲートに結合された第１のトランジスタ対と、
第２のｐ型トランジスタと第２のｎ型ＭＯＳトランジスタとが第２のノードで結合され、第２のｐ型ＭＯＳトランジスタのゲートが第２のｎ型ＭＯＳトランジスタのゲートに結合され、第２のｐ型ＭＯＳトランジスタと第１のトランジスタ対の第１のｐ型ＭＯＳトランジスタとが第３のノードで結合され、第２のｎ型ＭＯＳトランジスタと第１のトランジスタ対の第１のｎ型ＭＯＳトランジスタとが第４のノードで結合された第２のトランジスタ対と、
第３のノードに結合された第３のｐ型ＭＯＳトランジスタと、
第４のノードとアースとの間に結合され、ゲートが第１のノードで第３のｐ型ＭＯＳトランジスタのゲートに結合された第３のｎ型ＭＯＳトランジスタとより成る請求項１３のデータ受信器。
受信器は差動対の受信器より成る請求項１３のデータ受信器。
受信器は、
差動増幅器と、
差動増幅器の入力に結合された電圧基準ポートと、
差動増幅器の別の入力に結合されたデータポートとより成る請求項１３のデータ受信器。
トリップポイント調整器は、
差動増幅器のノードに結合された複数の直列構成ｎ型ＭＯＳトランジスタ対と、
前記ノードにおいて差動増幅器と結合された複数の直列構成ｐ型ＭＯＳトランジスタ対とより成り、複数のｎ型ＭＯＳトランジスタ対と複数のｐ型ＭＯＳトランジスタ対とを作動して前記ノードの電圧を調整する請求項１６のデータ受信器。
トリップポイント調整器はさらに２組構成の複数の調整ポートを有し、一方の組は複数の直列構成ｎ型ＭＯＳトランジスタ対に１対１の関係で結合され、もう一方の組は複数の直列構成ｐ型ＭＯＳトランジスタ対に１対１の関係で結合され、複数の直列構成ｎ型ＭＯＳトランジスタ対は複数の直列構成ｐ型構成ＭＯＳトランジスタ対に等しく、２組の調整ポートは複数のｎ型ＭＯＳトランジスタと複数のｐ型ＭＯＳトランジスタ対とを作動する信号を提供可能である請求項１７のデータ受信器。
複数の直列構成ｎ型ＭＯＳトランジスタ対は４個あり、複数の直列構成ｐ型ＭＯＳトランジスタは４個ある請求項１７のデータ受信器。
前記ノードの電圧は約−２００ミリボルトから正の約２００ミリボルトの範囲で調整される請求項１７のデータ受信器。
複数の直列構成ｎ型ＭＯＳトランジスタ対は直列構成ｎ型ＭＯＳトランジスタ対の重み付きセットより成り、複数の直列構成ｐ型ＭＯＳトランジスタ対は直列構成ｐ型ＭＯＳトランジスタ対の重み付きセットより成る請求項１７のデータ受信器。
直列構成ｎ型ＭＯＳトランジスタ対の重み付きセットと直列構成ｐ型ＭＯＳトランジスタ対の重み付きセットとは、直列構成ｎ型ＭＯＳトランジスタ対の負荷トランジスタとして働く各ｎ型ＭＯＳトランジスタ及び直列構成ｐ型ＭＯＳトランジスタ対の負荷トランジスタとして働く各ｐ型ＭＯＳトランジスタの幅と長さの比率に基づき重み付けされる請求項２１のデータ受信器。
第１のｐ型ＭＯＳトランジスタと第１のｎ型ＭＯＳトランジスタとが第１のノードで結合され、第１のｐ型ＭＯＳトランジスタのゲートが第１のｎ型ＭＯＳトランジスタのゲートに結合された第１のトランジスタ対と、
第２のｐ型トランジスタと第２のｎ型ＭＯＳトランジスタとが第２のノードで結合され、第２のｐ型ＭＯＳトランジスタのゲートが第２のｎ型ＭＯＳトランジスタのゲートに結合され、第２のｐ型ＭＯＳトランジスタと第１のトランジスタ対の第１のｐ型ＭＯＳトランジスタとが第３のノードで結合され、第２のｎ型ＭＯＳトランジスタと第１のトランジスタ対の第１のｎ型ＭＯＳトランジスタとが第４のノードで結合された第２のトランジスタ対と、
第３のノードに結合された第３のｐ型ＭＯＳトランジスタと、
第４のノードとアースとの間に結合され、ゲートが第１のノードで第３のｐ型ＭＯＳトランジスタのゲートに結合された第３のｎ型ＭＯＳトランジスタと、
第１のノードとアースとの間に結合された複数の直列構成ｎ型ＭＯＳトランジスタ対と、
第１の電圧と第１のノードとの間に結合された複数の直列構成ｐ型ＭＯＳトランジスタ対とより成り、複数の直列構成ｎ型ＭＯＳトランジスタ対と複数の直列構成ｐ型ＭＯＳトランジスタ対とを作動して第１のノードの電圧を調整するデータ受信器。
複数の直列構成ｎ型ＭＯＳトランジスタ対は直列構成ｎ型ＭＯＳトランジスタ対の重み付きセットより成り、複数の直列構成ｐ型ＭＯＳトランジスタ対は直列構成ｐ型ＭＯＳトランジスタ対の重み付きセットより成る請求項２３のデータ受信器。
直列構成ｎ型ＭＯＳトランジスタ対の重み付きセットと直列構成ｐ型ＭＯＳトランジスタ対の重み付きセットとは、直列構成ｎ型ＭＯＳトランジスタ対の負荷トランジスタとして働く各ｎ型ＭＯＳトランジスタ及び直列構成ｐ型ＭＯＳトランジスタ対の負荷トランジスタとして働く各ｐ型ＭＯＳトランジスタの幅と長さの比率に基づき重み付けされる請求項２４のデータ受信器。
ノードとアースとの間に結合された複数の直列構成ｎ型ＭＯＳトランジスタ対と、
第１の電圧と前記ノードとの間に結合された複数の直列構成ｐ型ＭＯＳトランジスタ対とより成り、複数の直列構成ｎ型ＭＯＳトランジスタ対と複数の直列構成ｐ型ＭＯＳトランジスタ対とを作動して前記ノードの電圧を調整するトリップポイント調整器。
複数の直列構成ｎ型ＭＯＳトランジスタ対は４個あり、複数の直列構成ｐ型ＭＯＳトランジスタは４個ある請求項２６のトリップポイント調整器。
複数の直列構成ｎ型ＭＯＳトランジスタ対は直列構成ｎ型ＭＯＳトランジスタ対の重み付きセットより成り、複数の直列構成ｐ型ＭＯＳトランジスタ対は直列構成ｐ型ＭＯＳトランジスタ対の重み付きセットより成る請求項２６のトリップポイント調整器。
直列構成ｎ型ＭＯＳトランジスタ対の重み付きセットと直列構成ｐ型ＭＯＳトランジスタ対の重み付きセットとは、直列構成ｎ型ＭＯＳトランジスタ対の負荷トランジスタとして働く各ｎ型ＭＯＳトランジスタ及び直列構成ｐ型ＭＯＳトランジスタ対の負荷トランジスタとして働く各ｐ型ＭＯＳトランジスタの幅と長さの比率に基づき重み付けされる請求項２８のトリップポイント調整器。
第１の補助データ受信器と、
第２の補助データ受信器と、
第１の補助データ受信器と第２の補助データ受信器とに結合されて、第１の補助データ受信器及び第２の補助データ受信器への調整ベクトルを適応自在に提供する補正器コントローラとより成るデータ補正器。
補正器コントローラは、調整ベクトルが多数の調整サイクルについて変化なしに第１及び第２の補助データ受信器へ提供されたことが確認された後に調整ベクトルをデータ補正器の外部のデータ受信器へ送る制御ロジックを有する請求項３０のデータ補正器。
第１の補助データ受信器及び第２の補助データ受信器への調整ベクトルは、第１の補助データ受信器及び第２の補助データ受信器のトリップポイントを調整する信号を与える請求項３０のデータ補正器。
第１の補助データ受信器は第１のクロック信号を受けるように構成されたデータポートを有し、第２の補助データ受信器は第２のクロック信号を受けるように構成されたデータポートを有し、第１の補助データ受信器は第２の補助データ受信器と基準信号を提供可能な電圧基準ポートで結合されている請求項３０のデータ補正器。
データ補正器はさらに、第１の補助データ受信器の出力と、第１の補助データ受信器の出力とに結合された位相検知器を有し、位相検知器は第１の補助データ受信器の出力信号を第２の補助データ受信器の出力信号と比較する請求項３０のデータ補正器。
データ補正器はさらに、データ検知器と補正器コントローラとの間に結合されたフィルタを有し、フィルタは位相検知器から補正器コントローラへの出力信号の送信を所定の設定に基づき制御する請求項３４のデータ補正器。
フィルタは、位相検知器の出力が複数のクロックパルスの間一定レベルを維持していたか否かを判定するカウンタを有する請求項３５のデータ補正器。
複数のクロックパルスは４個である請求項３６のデータ補正器。
第１のトリップポイント調整器を有する第１の補助データ受信器と
第２のトリップポイント調整器を有する第２の補助データ受信器と
第１の補助データ受信器の出力と第２の補助データ受信器の出力とに結合されて、第１の補助データ受信器の出力信号を第２の補助データ受信器の出力信号と比較する位相検知器と、
位相検知器に結合されて比較情報を受ける補正器コントローラとより成り、補正器コントローラは第１のトリップポイント調整器及び第２のトリップポイント調整器に結合されて第１のトリップポイント調整器及び第２のトリップポイント調整器へのトリップポイント調整ベクトルを適応自在に提供するデータ補正器。
第１の補助データ受信器は第１のクロック信号を受けるように構成されたデータポートを有し、第２の補助データ受信器は第２のクロック信号を受けるように構成されたデータポートを有し、第１の補助データ受信器は第２の補助データ受信器と基準信号を提供可能な電圧基準ポートで結合されている請求項３８のデータ補正器。
データ補正器はさらに、データ検知器と補正器コントローラとの間に結合されたフィルタを有し、フィルタは位相検知器から補正器コントローラへの出力信号の送信を所定の設定に基づき制御する請求項３８のデータ補正器。
補正器コントローラは、調整ベクトルが多数の調整サイクルについて変化なしに第１及び第２の補助データ受信器へ提供されたことが確認された後に調整ベクトルをデータ補正器の外部のデータ受信器へ送る制御ロジックを有する請求項３８のデータ補正器。
２つの信号をバランスさせる手段と、
２つの信号の零交差を比較する手段とより成り、２つの信号をバランスさせる手段は２つの信号の零公差を比較する手段と結合されている位相検知器。
２つの信号の零交差の比較は、一方の信号の立上りエッジの移行がもう一方の信号の立下りエッジの移行と同時であることをチェックすることにより行う請求項４２の位相検知器。
２つの信号をバランスさせる手段は、
出力を有する第１のＮＡＮＤゲートと、
出力を有する第２のＮＡＮＤゲートと、
アースと第１のＮＡＮＤゲートの出力との間に結合された第１のｎ型キャパシタと、
アースと第２のＮＡＮＤゲートの出力との間に結合された第２のｎ型キャパシタと、
第１のＮＡＮＤゲートの出力に結合された第１のインバータと、
第２のＮＡＮＤゲートの出力に結合された第２のインバータと、
アースと第１のインバータの出力との間に結合された第３のｎ型キャパシタと、
アースと第２のインバータの出力との間に結合された第４のｎ型キャパシタと、
電圧と第１のインバータの出力との間に結合されたｐ型キャパシタとより成り、ｎ型及びｐ型キャパシタは、第１のＮＡＮＤゲートの入力に第１のクロック信号が、また第２のＮＡＮＤゲートの入力に第２のクロック信号が印加されると第１のインバータの出力における第１のクロック信号の立上り時間及び立下り時間が第２のインバータの出力における第２のクロック信号の立上り時間及び立下り時間にほぼ等しくなるような容量を有する請求項４２の位相検知器。
２つの信号の零交差を比較する手段は、
出力が第１のインバータに結合されたＮＡＮＤゲートと、
出力が第２のインバータに結合されたＮＯＲゲートとより成り、第２のインバータの出力はＮＡＮＤゲートの入力に結合され、ＮＯＲゲートの入力は第１のインバータの出力に結合されている請求項４２の位相検知器。
２つの信号の零交差を比較する手段はさらに、
ＮＡＮＤゲートの出力に結合された第３のインバータと、
第３のインバータの出力に直列結合された第４のインバータと、
ＮＯＲゲートの出力に結合された第５のインバータと、
第４のインバータの出力に直列結合された第１のｐ型ＭＯＳトランジスタと、
第１のｐ型ＭＯＳトランジスタとノードとの間に結合され、ゲートが第１のｐ型ＭＯＳトランジスタのゲートに結合され、その第１のｐ型ＭＯＳトランジスタのゲートが第５のインバータの出力に結合されている第１のｎ型ＭＯＳトランジスタと、
第５のインバータの出力に直接結合された第２のｐ型ＭＯＳトランジスタと、
第２のｐ型ＭＯＳトランジスタと前記ノードとの間に結合され、ゲートが第２のｐ型ＭＯＳトランジスタのゲートに結合され、その第２のｐ型ＭＯＳトランジスタのゲートが第４のインバータの出力に結合された第２のｎ型ＭＯＳトランジスタとより成る請求項４５の位相検知器。
出力を有する第１のＮＡＮＤゲートと、
出力を有する第２のＮＡＮＤゲートと、
アースと第１のＮＡＮＤゲートの出力との間に結合された第１のｎ型キャパシタと、
アースと第２のＮＡＮＤゲートの出力との間に結合された第２のｎ型キャパシタと、
第１のＮＡＮＤゲートの出力に結合された第１のインバータと、
第２のＮＡＮＤゲートの出力に結合された第２のインバータと、
アースと第１のインバータの出力との間に結合された第３のｎ型キャパシタと、
アースと第２のインバータの出力との間に結合された第４のｎ型キャパシタと、
電圧と第１のインバータの出力との間に結合されたｐ型キャパシタとより成り、ｎ型及びｐ型キャパシタは、第１のＮＡＮＤゲートの入力に第１のクロック信号が、また第２のＮＡＮＤゲートの入力に第２のクロック信号が印加されると第１のインバータの出力における第１のクロック信号の立上り時間及び立下り時間が第２のインバータの出力における第２のクロック信号の立上り時間及び立下り時間にほぼ等しくなるような容量を有する、２つの信号をバランスさせるバランス回路。
出力が第１のインバータに結合されたＮＡＮＤゲートと、
出力が第２のインバータに結合されたＮＯＲゲートとより成り、第２のインバータの出力はＮＡＮＤゲートの入力に結合され、ＮＯＲゲートの入力は第１のインバータの出力に結合されている、２つの信号の零交差を比較する位相検知回路。
プロセッサと、
プロセッサに結合されたメモリデバイスとより成り、メモリデバイスは、
各々がトリップポイント調整器を有する複数のデータ受信器と、
各データ受信器に結合されて各データ受信器のトリップポイント調整器へのトリップポイント調整情報を適応自在に提供するデータ補正器とより成る処理システム。
データオフセット調整機能を有するデータ受信器の作動方法であって、
データ信号をデータ受信器へ与え、
クロック信号をデータ補正器へ与え、
データ補正器において受信したクロック信号と関連する調整情報を発生させ、
調整情報をデータ受信器へ条件付きで送るステップより成るデータ受信器の作動方法。
クロック信号は差動クロック信号である請求項５０の方法。
データ受信器及びデータ補正器に基準電圧を与えることにより、データ受信器において第１のトリップポイントを、またデータ補正器において複数のトリップポイントを発生させるための基準レベルを与えるステップをさらに含む請求項５０の方法。
クロック信号及びデータ信号は共通のソースから発する請求項５０の方法。
共通のソースは共通のチップセットより成る請求項５３の方法。
データ補正器の作動方法であって、
第１のクロック信号を第１の補助データ受信器のデータポートへ送ることにより第１の補助データ受信器が第１のクロック信号に関連する出力信号を発生するようにし、
第２のクロック信号を第２の補助データ受信器のデータポートへ送ることにより第２の補助データ受信器が第２のクロック信号に関連する出力信号を発生するようにし、
第１と第２の補助データ受信器の出力信号間の差を求め、
第１及び第２の補助データ受信器の出力信号間の差と相関関係にある調整ベクトルを発生させるステップより成るデータ補正器の作動方法。
第１及び第２のクロック信号として差動クロック信号を与え、
電圧基準を第１の補助データ受信器及び第２の補助データ受信器に与えることにより、第１の補助データ受信器の第１のトリップポイント及び第２の補助データ受信器の第２のトリップポイントの基準レベルを設定するステップをさらに含む請求項５５の方法。
第１及び第２の補助データ受信器の出力信号間の差を求めるステップは、補助データ受信器の出力信号の零交差を検知するステップより成る請求項５５の方法。
調整ベクトルを第１の補助データ受信器及び第２の補助データ受信器へ与えるステップをさらに含む請求項５５の方法。
補助ベクトルをデータ補正器の外部のデータ受信器が条件付きで利用できるようにするステップをさらに含む請求項５８の方法。
補助ベクトルをデータ補正器の外部のデータ受信器が条件付きで利用できるようにするステップは、
第１の補助データ受信器及び第２の補助データ受信器に与えられる補助ベクトルが所定数の調整サイクルの間一定値を維持していたか否かを判定し、
データ補正器の外部の各データ受信器がその補助ベクトルを利用できるようにするステップより成る請求項５９の方法。
データオフセット調整機能を有するデータ受信器を備えたメモリデバイスの作動方法であって、
データ信号をデータ受信器に与え、
第１のクロック信号を第１のトリップポイントを有する第１の補助データ受信器のデータポートに与えて、第１の補助データ受信器が第１のクロック信号に関連する出力信号を発生するようにし、
第２のクロック信号を第２のトリップポイントを有する第２の補助データ受信器のデータポートに与えて、第２の補助データ受信器が第２のクロック信号に関連する出力信号を発生するようにし、
第１と第２の補助データ受信器の出力信号間の差を求め、
第１と第２の補助データ受信器の出力信号間の差と相関関係にある調整ベクトルを発生させ、
調整ベクトルを第１及び第２のデータ受信器へ与えて第１及び第２の補助データ受信器のトリップポイントを調整し、
調整ベクトルをデータ受信器に条件付きで送るステップより成るメモリデバイスの作動方法。
第１及び第２のクロック信号として差動クロック信号を与え、
電圧基準を第１の補助データ受信器及び第２の補助データ受信器に与えることにより、第１の補助データ受信器の第１のトリップポイント及び第２の補助データ受信器の第２のトリップポイントの基準レベルを設定するステップをさらに含む請求項６１の方法。
データ受信器へ調整ベクトルを条件付きで送るステップは、
第１の補助データ受信器及び第２の補助データ受信器へ与えられた調整ベクトルが所定数の調整サイクルの間一定値を維持していたか否かを判定し、
データ受信器が静かな期間にあるか否かを判定し、
データ受信器が静かな期間にあることが判明すると調整ベクトルをデータ受信器へ与えるステップより成る請求項６１の方法。
データ受信器の静かな期間は、データ受信器がデータを転送しない時間周期を含む請求項６３の方法。