KR100661939B1 - 데이터 수신기를 적응성 조절하는 방법 및 장치 - Google Patents

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Abstract

데이터 수신기에서 캡처된 데이터 신호들에서의 오프셋들과 타이밍 스큐들은 데이터 수신기의 변환 임계를 적응적으로 조절함으로써 감소된다. 데이터 정정기는 데이터 수신기의 변환 임계를 조절하기 위한 조절 벡터들의 세트를 제공한다. 데이터 정정기는 차동 클록 신호들과 기준 전압을 이용하여 데이터 수신기들에 제공되는 조절 벡터들의 세트를 생성한다. 데이터 수신기는, 데이터 정정기로부터 조절 벡터들의 세트를 수신하여 기준 전압과 관련된 트립 포인트를 조절하는 트립 포인트 조절기를 포함하는 개선된 수신기이다.
보조 데이터 수신기, 조절 벡터, 데이터 정정기, 트립 포인트

Description

데이터 수신기를 적응성 조절하는 방법 및 장치{METHOD AND APPARATUS FOR ADAPTIVELY ADJUSTING A DATA RECEIVER}
본 발명은 메모리 장치와 같은 집적 회로 장치에 관한 것이다. 특히, 본 발명은 집적 회로 장치에 이용된 데이터 수신기들의 파라미터들을 조절하기 위한 시스템 및 프로세스에 관한 것이다.
집적 회로 장치는 오랫동안 다양한 애플리케이션들을 위한 기본이 되어왔다. 집적회로들을 위한 가장 큰 애플리케이션 중 하나는 디지털 컴퓨터 분야이고, 집적회로를 위한 더 작은 최소 배선폭들의 개발로 인하여 디지털 컴퓨터 동작에서의 더 큰 용량과 융통성이 가능해졌다. 특히, 집적회로들의 발전은 증가된 메모리 용량과 서로 다른 형태의 메모리 장치들을 제공해왔다. 그러한 메모리 장치 중 하나는 DDR DRAM(Double Data Rate Dynamic Random Access Memory)이다.
DDR DRAM은 데이터를 클록 신호의 상승(rising) 에지와 하강(falling) 에지 양쪽에서 전송하는 반면, SDRAM은 데이터를 클록 신호의 상승 에지에서만 전송한다. 동작에 있어서, DDR 및 비슷한 메모리 장치들은 장치 패키지의 클록 핀(pin)들에서의 클록 신호들을 위해 차동 신호를 이용한다. 클록 신호들을 위한 차동 신호는, 공통 모드 전압들에 대한 민감도를 감소시켜 안정적인 내부 타이밍 기준을 제공하게 한다. 전통적으로, 차동 신호는 좋은 듀티 사이클 성능을 내부적으로 유지하는 좋은 신호 통합성을 제공하며, 이로부터 평형 수신기가 만들어질 수 있다. 그러나, DDR 및 비슷한 메모리 장치들은 장치 데이터 핀들에 입력된 데이터 신호들을 위해 비(非)차동 신호를 이용한다. 수신된 데이터 신호들은 시스템에 의해 지원된 전압 기준 전압과 비교된다. 수신된 데이터 신호용 차동 시그널링의 부족에 의해 공통 모드 신호 전압 및 기준 전압 레벨에 대한 감도가 발생한다. 그 결과, 수신된 데이터 신호들은, 신호 레벨들이 이상적인 상태를 벗어날 때, 수신된 클록 신호들과 관련된 타이밍 스큐(skew)를 나타낸다.
비(非)차동 신호들과 신호 전압 기준에 대한 그들의 민감도, VREF는, 메모리 장치들과 같은 애플리케이션에 이용된 수신기들을 만드는데 있어서 몇몇 절충안들을 요구하는 데이터 신호 오프셋(offset)일 수도 있다. 이러한 설계 절충안들의 결과로서, 캡처(capture)후의 내부 신호들은, 일반적으로 시스템 클록 신호처럼 동일한 듀티 사이클 통합성을 갖지 않는다. 듀티 사이클 통합성의 감소는 몇 가지 원인들에 기인할 수 있다. 메모리 버퍼들에서의 불평형은, 웨이퍼 처리 동안에 웨이퍼에서 웨이퍼로 변할 수 있는 드라이브(drive) 길이에서의 p형 채널 장치들과 n형 채널 장치들간의 변동 때문에 발생할 수 있다. p:n 드라이브 길이 비는 반드시 초기 설계된 비율과 평형인 것은 아니다. 설계로부터의 이러한 변화는, VREF와 관련된 수신 데이터 신호를 검사할 때의 요소이다.
데이터 신호는 데이터 수신기의 트립(trip) 포인트와 관련하여 검사된다. 트립 포인트는, 데이터 수신기가 1을 0으로 변환하는 변환 포인트 또는 변환 임계, 즉 입력이 하나의 레벨에서 다른 레벨로 변할 때, 출력이 하나의 레벨에서 다른 레벨로 변하는 포인트이다. 이상적으로, 트립 포인트는 VREF와 정확하게 동일해야 한다. 수신된 데이터 신호가 VREF에 의해 표현된 전압 레벨을 통해 변환될 때, 수신기의 출력은 하나의 상태에서 다른 상태로 변환될 것이다. 따라서, 데이터 신호들은, p형과 n형 장치 소자들을 이용하는 데이터 수신기들의 회로에서의 VREF 레벨과 관련하여 검사되고 있다. p;n 드라이브 길이 비에서의 설계 변화로 인하여, 트립 포인트는 VREF로부터 다소 시프트될 수도 있다. 그 결과, 듀티 사이클에서의 불평형들이 발생될 수도 있거나, 또는 데이터 신호의 상승 및 하강 시간들과 데이터 버퍼의 상승 및 하강 시간들이 설계된 것처럼 매치(match)되지 않을 수도 있다. 그 결과, 수신된 클록 신호와 관련된 몇몇 타이밍 스큐들이 발생될 수도 있다. 그래서, 데이터가 데이터 수신기들로부터 데이터 래치(latch)들로 송신될 때, 데이터 수신기들에서 초래된 임의의 타이밍 스큐는 셋업(set-up) 및 홀드(hold) 타이밍 문제들로 변형된다.
일반적으로, VREF는 전원 장치의 1/2로 설정된 기준 전압이다. 데이터 신호들이 VSS부터 VDD까지 스윙(swing)하면, VREF는 (VDD-VSS)/2 이다. VREF를 위한 이상적인 레벨은 신호 스윙에서의 정확한 중심에 위치하는 것이다. VREF가 신호 스윙에서의 중심이 아니면, 데이터 수신기로부터의 출력 듀티 사이클은 영향을 받을 수 있다. 또한, 수신기에 입력된 VREF에 대한 잡음은 고속 장치에서의 출력 신호의 타이밍에 잠재적으로 영향을 줄 수 있다. 고속 장치에 있어서, 설계 의도는, 클록이 변환하는 시점에서 측정된 특정한 셋업 및 홀드 시간들을 보장하는 것이며, 클록 변환이 발생하기 전에 데이터가 변환되어 안정되어야 하는 특정한 셋업 시간 요구 조건이 존재한다. 더 높은 주파수들에서, 셋업 및 홀드 시간은 더 작아지고, 따라서 칩 다이(chip die)에서 생성된 설계 에러들 또는 편차들은 셋업 및 홀드 시간들에 부정적인 영향을 줄 것이다. 집적회로들을 가능한 정확하게 만드는 것 외에, 집접회로내 트랜지스터들에서의 불균형(imbalance)을 위한 정정과, VREF 신호에서의 DC 오프셋들을 위한 정정이 필요하다.
전통적으로, 집적회로가 만들어지면, 데이터 신호 오프셋들과 타이밍 스큐들은 집적회로의 동작 동안에는 정정되지 않는다. 동시에 발생하는 클록 신호와 관련된 디지털 신호의 타이밍 오프셋 조절을 처리하는 문제점은, 본 발명의 양수인에게 양도된 미국 특허 번호 6,029,250호 "클록 신호와 동시에 전송된 디지털 신호들간의 타이밍 오프셋을 적응적으로 조절하기 위한 방법 및 장치, 이를 이용하는 메모리 장치 및 시스템"에서 제기되었다. 상술한 특허에서, 개개의 타이밍 오프셋들을 갖는 수많은 디지털 신호들이 저장 및 평가되고, 저장된 디지털 신호들의 개수로부터 타이밍 오프셋들 중 하나가 선택되어 디지털 신호들을 위한 타이밍 오프셋들을 조절하기 위해 이용된다. 그러한 접근법은 이전에 논의된 문제점들에 대해서는 충분하게 제기하지 않는다. 데이터 수신기가 동작할 때, 데이터 수신기에서의 데이터 신호 오프셋들과 타이밍 스큐들을 정정할 필요가 여전히 존재한다. 본 발명은 이러한 문제점에 대한 해결책을 제공한다.
상술한 문제점들에 대한 해결책이 본 발명에서 제기된다. 본 발명에 따르 면, 전자 장치는, 조절 정보를 제공하여 전자 장치에 포함된 데이터 수신기들의 트립 포인트를 조절하는 데이터 정정기(corrector)를 포함한다. 기준 전압 VREF로부터의 트립 포인트에서의 오프셋들을 위하여, 데이터 정정기는, VREF와 관련하여 전자 장치내 데이터 수신기들의 트립 포인트를 시프트하는 조절 신호들을 제공한다. 데이터 정정기는 차동 클록 신호들을 이용하고, VREF를 이용하여 조절 신호들의 세트를 생성한다.
본 발명의 다른 실시예에 따르면, 데이터 수신기는, 트립 포인트를 구비하는 수신기와 트립 포인트 조절기를 포함한다. 트립 포인트 조절기는 수신된 조절 벡터들을 이용하여 신호들을, 수신기의 트립 포인트를 조절하기 위한 수신기에 제공한다.
본 발명의 또다른 실시예에 따르면, 데이터 정정기는, 한 쌍의 보조 데이터 수신기들과, 보조 데이터 수신기들을 조절 벡터들에게 제공하는 정정기 제어기를 포함한다. 정정기 제어기는 조절 벡터들을 데이터 정정기 외부의 데이터 수신기들에게 또한 공급한다. 전압 기준 VREF는, 보조 데이터 수신기들에 대한 데이터 포트(port)들에서의 연결 차동 클록 신호들과 함께 보조 데이터 수신기들에 연결된다. 보조 데이터 수신기들의 출력 신호들은 위상 검출기에 의해 비교되어, 출력 신호들이 신호 변환(높음에서 낮음으로, 낮음에서 높음으로) 동안에 제로 포인트를 동시에 교차하는지를 결정한다. 이러한 출력 신호들이 동시에 교차하지 않으면, 조절 벡터들이 생성되고 보조 데이터 수신기들과 연결되어, (VCC/2)와 관련된 보조 데이터 수신기들의 트립 포인트를 조절한다. 조절 벡터들은, 두 개의 보조 데이터 수신기에 연속적으로 공급되고, 보조 데이터 수신기들의 출력 신호들의 동시에 교차할 때까지 보조 데이터 수신기들의 트립 포인트를 조절한다. 동시에 교차하는 보조 데이터 수신기들로부터의 출력 신호들인 조절 벡터들은, 정정기 제어기가 데이터 정정기 외부의 데이터 수신기에 공급하는 조절 벡터들로서 선택된다.
본 발명의 또다른 실시예에 따르면, 위상 검출기는, 두 개 신호들의 평형을 맞추고, 두 개 신호들의 제로 크로싱을 비교하기 위한 회로를 포함한다. 위상 검출기는 하나의 클록 신호의 상승 에지와 다른 클록 신호의 하강 에지를 비교한다.
본 발명의 또다른 실시예에 따르면, 처리 시스템은, 중앙 처리 유닛과, 데이터 정정기를 구비하여 조절 벡터들을 각각의 메모리 장치에 포함된 데이터 수신기들로 공급하는 다수의 메모리 장치를 포함한다. 메모리 장치는 차동 시스템 클록들을 수신하고, 전압 기준 VREF를 수신하여 메모리 장치내 데이터 수신기들을 위한 조절 벡터들을 생성한다.
본 발명의 또다른 실시예에 따르면, 데이터 정정기를 동작하는 방법은, 두 개의 클럭 신호를 한 쌍의 보조 데이터 수신기에 제공하는 단계와, 보조 데이터 수신기들의 출력 신호들간의 차이를 결정하는 단계와, 보조 데이터 수신기들의 출력 신호들에서의 차이와 상관된 조절 벡터들을 생성하는 단계를 포함한다. 하나의 클록 신호는 하나의 보조 데이터 수신기의 데이터 포트에 연결되고, 다른 클록 신호는 다른 보조 데이터 수신기의 데이터 포트에 연결된다.
도 1은 본 발명에 따른 데이터 정정기를 포함하는 메모리 장치의 요소들을 도시하는 메모리 장치의 블록도이다.
도 2는 본 발명에 따른 트립 포인트 조절기를 구비하는 데이터 수신기의 블록도이다.
도 3은 트립 포인트 조절기가 없는 데이터 수신기의 수신기 일부분을 나타낸다.
도 4는 본 발명에 따른 트립 포인트 조절기를 구비하는 데이터 수신기의 예시적인 구조를 나타낸다.
도 5는 본 발명에 따른 데이터 정정기의 요소들을 도시하는 블록도이다.
도 6은 신호 평형과 신호들의 제로 크로싱 검출을 제공하는, 본 발명에 따른 위상 검출기의 예시적인 구조를 나타낸다.
도 7은 본 발명에 따른 조절 벡터들을 제공하기 위한 정정기 제어기의 블록도를 나타낸다.
도 8은 데이터 수신기 세트의 트립 포인트들을 조절하기 위해 이용된 데이터 정정기의 요소들의 부분 블록도들을 나타낸다.
도 9는 조절 벡터 정정없이 동작하는 데이터 정정기를 위한 타이밍 다이어그램을 나타낸다.
도 10은 본 발명의 실시예에 따른 조절 벡터 정정으로 동작하는 데이터 수신기를 위한 타이밍 다이어그램을 나타낸다.
도 11은 본 발명에 따른 메모리 장치들을 구비하는 처리 시스템을 나타낸다.
바람직한 실시예들의 상세한 설명에 있어서, 본 명세서의 일부분을 형성하고, 본 명세서에서 본 발명이 실행될 수도 있는 특정한 실시예들로서 도시되는 첨부 도면들을 참조한다. 이러한 실시예들은 본 기술분야의 당업자들이 본 발명을 실행할 수 있도록 충분히 상세하게 설명되며, 본 발명의 사상과 범위를 벗어나지 않으면서 다른 실시예들이 이용될 수도 있고, 논리적, 기계적 그리고 전기적인 변화들이 이루어질 수도 있음을 이해해야 한다. 그러므로, 다음의 상세한 설명은 제한적이지 않고, 본 발명의 범위는 첨부된 특허청구범위 및 그의 동등물에 의해서만 제한된다.
용어 VCC는, 본 발명에 이용된 전자 소자들을 위한 동작 전압을 제공하기 위해 이용되는 공급 전압을 나타낸다. 용어 VDD 및 VSS는, n형 및 p형 FETs 및 MOS 트랜지스터들의 동작을 위해 필요한 전압을 드레인 및 소스에 각각 공급하는 전압들을 나타낸다. 특별한 트랜지스터를 위해, VDD 및/또는 VSS는 동일한 로드를 가로지르는 전압 강하(drop)에 의해 감소된 VCC 이며, 본 기술 분야의 당업자들에 의해 이해되어야 한다.
도 1은 본 발명에 따른 데이터 정정기(101)를 포함하는 메모리 장치(100)의 요소들을 도시하는 메모리 장치(100)의 일부분의 블록도이다. 데이터 신호들은 메모리 장치(100)에 의해 데이터 포트들(114a-114n)에 수신된다. 데이터 포트들에서의 데이터 신호들은 그 다음 처리를 위해 데이터 수신기들(102a-102n)과 연결된다. 전통적으로, 데이터 포트들은 집적회로상의 데이터 핀들일 수도 있다. 데이터 신호들은, 메모리 어레이(107)에 저장되는 데이터, 명령어들, 또는 어드레스 신호들 을 포함할 수도 있다. 다양한 다른 시스템 신호들은, 외부 시스템들과 관련하여 메모리 장치(100)를 동작시키기 위해 메모리 장치(100)에 의해 시스템 신호 포트(113)에 수신된다. 시스템 신호 포트(113)는 시스템 신호들을 내부 신호 유닛(115)으로 제공하고, 내부 신호 유닛(115)은 이를 이용하여, BIAS 신호, 인에이블 신호 EN, RESET 신호, 및 VCC를 포함하는 메모리 장치(100)를 동작시키기 위한 내부 시스템 신호들을 생성한다.
메모리 장치 도처에 데이터를 전송하는 것은, 안정된 타이밍 신호들과 함께 수행된다. 예를 들어, 데이터가 데이터 수신기들부터 메모리 장치(100)의 다른 기능 섹션들까지 분포될 때, 데이터 래치들(105,106)과 같은 데이터 래치들에 먼저 클록된다. 데이터 래치들(105,106)과 다른 데이터 래치들은 클록 신호들을 수신하여 데이터를 래치들의 입출력 단으로 이동시킨다. 두 개의 안정된 클록 신호 CLKOUT0 및 CLKOUT1은, 메모리 장치(100)에서의 내부적인 이용을 위해 내부 클록 유닛(109)에 의해 제공된다. 그러나, 내부 클록 유닛(109)으로부터의 클록 신호 CLKOUT0 및 CLKOUT1은, 메모리 장치(100)가 외부 시스템, 전통적으로는, 메모리 장치와 연결되는 시스템의 머더보드상의 유닛으로부터 수신하는 차동 클록 신호들로부터 생성된다. 차동 시스템 클록 신호 CLKIN0 및 CLKIN1은 CLKIN0 포트(110) 및 CLKIN1 포트(111)에서 각각 수신되고, 내부 클록 유닛(109)과 연결된다. 차동 시스템 클록 신호들은, 데이터 수신기들(102a-102n)의 트립 포인트들을 조절하기 위한 데이터 정정기(101)에 의해 조절 벡터들을 생성하기 위해 또한 이용된다. CLKIN0 포트(110) 및 CLKIN1 포트(111)와 연결되어 차동 시스템 클록 신호들을 수 신하는 것 외에, 데이터 정정기(101)는, 데이터 정정기(101)의 동작을 위한 바이어스를 형성하는 시스템 기준 전압 VREF를 수신하기 위한 VREF 포트(112)와 연결된다.
데이터 정정기(101)의 주요 기능은, 데이터 정정기(101)내 동작 파라미터들이 교점하면, 피드백 방식으로 데이터 정정기(101) 내부적으로 이용되고, 데이터 정정기(101) 외부의 데이터 수신부들에게 공급되는 조절 벡터들을 생성하는 것이다. 조절 벡터들은 두 개의 4비트 쌍으로 구성된 8비트 벡터들이다. 데이터 정정기(101)에 의해 외부적으로 공급되는 조절 벡터들은, 라인들(8)을 경유하여 데이터 정정기(101)와 데이터 수신기들(102a-102n) 사이에 연결되는 조절 벡터 래치(108)에 유지된다. 조절 벡터들을 데이터 수신기들에게 송신하기 위한 제어 논리는 데이터 정정기(101)내에 유지된다. 대안적으로, 조절 벡터 래치(108)는 데이터 정정기(101)에 통합될 수 있다.
조절 벡터들을 결정하는데 있어서, 수신된 차동 클록 신호 CLKIN0 및 CLKIN1은 정정을 결정하여 데이터 수신기들(102a-102n)에서 이루어지도록 이용된다. CLKIN0 및 CLKIN1은 클록 신호들, 즉 제한적인 변환들을 갖는 연속적인 사이클링 신호들을 작동시키지 않는다. 데이터 정정기(101)는 VREF와 관련하여 CLKIN0 및 CLKIN1을 검사한다. CLKIN0 및 CLKIN1을 데이터 신호들로서 이용하여, 데이터 정정기(101)는, VREF를 위해 조절하는 것이 아니라 데이터 수신기들의 트립 포인트들을 조절 또는 수정하는 데이터 오프셋들을 조절하기 위한 조절 정보를 결정한다. 데이터 정정기(101)가, 트립 포인트를 데이터 신호의 50% 포인트에 이상적으로 설 정된 (VCC/2)로 조절하는데 요구되는 조절량을 결정하면, 데이터 정정기(101)는 정보 신호들을 제공하여 데이터 수신기들(102a-102n)의 트립 포인트들을 조절한다. 데이터 정정기(101)와 그의 기능적인 유닛들에 대해서는 후술될 것이다.
본 기술 분야의 당업자들은, 도 1 블록도의 요소들은 메모리 장치의 몇몇 기능적인 요소들이며, 메모리 장치의 모든 요소가 도시된 것이 아님을 이해해야 한다. 도 1은 본 발명을 실행하기 위해 필수적인 기능 요소들을 포함한다. 본 발명의 실시예에 있어서, 메모리 장치(100)는 집적회로이며, 포트들(110∼114a-n)은 집적회로의 핀들이다. 다른 실시예에 있어서, 메모리 장치(100)는 다이(die)이고, 포트들(110∼114a-n)은 다이에 형성된 접촉 패드들이며, 메모리 장치의 기능 유닛들은 본 기술 분야의 당업자들에게 알려진 표준 제조 방법을 이용하여 다이에 제조된다.
다행스럽게도, 본 발명에 따르면, 메모리 장치내 메모리 버퍼들의 기능이 강화될 것으로 예측된다. 데이터 수신기들의 트립 포인트들을 적응적으로 조절하여 데이터 신호에서의 오프셋들과 타이밍 스큐들을 정정하는 것은, 데이터 수신기들을 이용하는 메모리 장치의 입력 버퍼들의 영역과 타이밍 정확성을 확장시킬 것이다.
도 2는 수신기(202)와 트립 포인트 조절기(203)를 포함하는 데이터 수신기(102)를 위한 블록도를 나타낸다. 수신기(202)는 기준 레벨 또는 변환 포인트인 트립 포인트를 구비하여, 입력이 하나의 레벨에서 다른 레벨로 변할 때, 출력은 하나의 레벨에서 다른 레벨로 변한다. 트립 포인트는 입력을 높음 또는 낮음으로 조절하기 위한 필수적인 변환 포인트이고, 이용된 논리 형태에 좌우된다. 이상적으 로는, 트립 포인트는 (VCC/2)의 레벨로 설정된다.
데이터 정정기(102)의 구조적인 설명들은 도 1의 데이터 수신기들(102a-102n)을 제조하기 위해 이용된다. 데이터는 수신기(202)에 의해 도 1의 메모리 장치(100)의 데이터 포트들(114a-114n) 중 하나로부터 수신된다. 수신기(202)는 DATAOUT 신호를 도 1의 래치(105)와 같은 래치에 제공한다. 수신기(202)내 데이터에 오프셋이 존재하지 않으면, DATAOUT 신호는 필수적으로 수신기(202)에서의 데이터가 될 것이다. 트립 포인트 조절기(203)의 기능은 수신기(202)를 보상하여, 데이터에서의 임의의 오프셋들을 제거하거나 감소시킨다. 트립 포인트 조절기(203)는 조절 벡터들을 도 1의 데이터 정정기(101)로부터 수신한다. 트립 포인트 조절기(203)는 수신기(202)와 연결되어, 수신된 조절 벡터들의 신호들을 수신기(202)로 인가한다. 수신된 조절 벡터들의 신호들을 인가시킴으로써, 트립 포인트 조절기가 수신한 조절 벡터들에 기초하여 트립 포인트 레벨을 하향시키거나 상향시킨다. 필수적으로, 조절 벡터들의 신호들은, 바이어스 전압을 증가시키거나 감소시켜 바이어스 전압을 수정하는 트립 포인트 조절기(203)내 한 세트의 트랜지스터들을 온(on)시킨다.
데이터 수신기(102)에 있어서, 수신기(202)를 위한 설계는 본 기술 분야의 당업자들에게 알려진 표준 수신기일 수 있다. 수신기(202)의 설계에 기초하여, 트립 포인트 조절기(203)는, 트립 포인트 조절기(203)를 수신기(202)와 연결시켜 수신기(202)의 트립 포인트를 트립 포인트 조절기(203)에 의해 수신된 조절 벡터들에 기초하여 수정하는 설계이다. 따라서, 트립 포인트 조절기의 설계는 데이터 수신 기(102) 형성에 이용된 수신기(202)의 위상 기하학에 좌우된다. 차동 쌍 수신기가 수신기(202)로서 이용될 수 있다. 데이터 수신기(102)를 위한 실시예에 있어서, 수정된 Bazes 수신기는 데이터 수신기(102)의 이하에서 상세하게 설명되는 바와 같이 이용된다.
용어 Bazes 수신기는, M.Bazes에 의해 IEEE Journal of Solid-State Circuits, vol. 26: no.2, pp.165-168(1991)에 공개된 기본 위상 기하학을 이용하는 수신기를 설명하기 위해 사용된다. 이 수신기는 셀프-바이어스 수신기로 또한 불릴 수 있다. Bazes 수신기는 트립 포인트를 조절하기 위한 수단을 구비하지 않는다.
도 3은 도 2의 수신기(102)의 일부분인 트립 포인트 조절기를 구비하지 않은 수신기(202)를 나타낸다. 수신기(202)는 전술된 항목에서 논으된 셀프-바이어스 증폭기의 기본적인 요소들을 이용한다. 두 개의 입력 신호, 도 1의 데이터 포트(114)와 같은 데이터 포트로부터 수신된 DATA 신호와, 도 1의 VREF 포트(112)로부터 수신된 VREF를 이용한다. EN 신호는 수신기를 활성 상태로 바꾸는 인에이블 신호이다. 그 신호는 도 1의 내부 신호 유닛(115)으로부터 제공된 한 그룹의 신호들 중 하나이다. BIAS 신호는 도 1의 내부 신호 유닛(115)의 신호들의 그룹내에 또한 제공된다. BIAS 신호는 p형 MOS 트랜지스터(210) 및 n형 MOS 트랜지스터(212)의 게이트에 인가된 DC 전압 레벨이다. BIAS는 p형 MOS 트랜지스터(210)를 온시키고 n형 MOS 트랜지스터(212)를 오프시키는 낮은 논리 레벨에서 설정된다. 수신기(202)가 활성화되면, BIAS 레벨이 설정되어, p형 MOS 트랜지스터(210)는 바이어스 로드를 계속해서 제공하고, 접지 트랜지스터(212)는 오프된다. 수신기가 오프되면, BIAS 레벨은 트랜지스터(210)를 오프시키고 트랜지스터(212)를 온시키는 높은 논리 레벨로 설정되어 신호를 출력 노드(271)에서 접지한다. BIAS 신호와 EN 신호는 함께 동작하여 수신기(202)를 오프시킨다.
수신기(202)를 위해 이용된 Bazes 수신기를 위한 기본 요소들은, p형 MOS 트랜지스터들(211,214,216)과, NAND(246)와 인버터들(243,244)들과 함께 이용되어 DATAOUT에 적절한 극성을 제공하는 n형 MOS 트랜지스터들(213,215,217)이다. p형 MOS 트랜지스터(210)는, 수신기(202)를 오프할 때 이용되고, n형 MOS 트랜지스터(212)는 출력을 노드(271)에 접지하기 위해 이용된다.
전술한 바와 같이, Bazes 수신기는 기본적으로 셀프-바이어스 차동 증폭기이다. DATA 신호는 트랜지스터들(216,217)의 게이트들에 인가되고, 트랜지스터들(216,217)은 노드(271)에서 출력을 갖는 인버터(255)를 형성한다. VREF는 트랜지스터들(214,215)의 연결된 게이트들에 인가되고, 트랜지스터들(214,215)은 노드(270)에서 출력을 갖는 인버터(265)를 형성한다. 노드(270)에서의 인버터(265)로부터의 출력 신호는 트랜지스터들(211,213)의 게이트들과 연결된다. 트랜지스터들(211,213)은 인버터(255)와 연결된다. 따라서, 인버터(265)로부터의 출력은, 트랜지스터 쌍(216,217)을 위한 VDD 및 VSS를 조절함으로써 인버터(255)를 바이어스한다. 인버터(265)와 연결된 인버터(255)를 이용하여, 피드백은 인버터(265)로 제공되고, 인버터(265)의 출력은 VREF 신호에 의해 제어되며, VREF 신호는 바이어스를 인버터(255)로 차례로 조절하며, 인버터(255)는 DATA 신호에 의해 제어된다. 출력 은 노드(271)에서 이루어지고, 트랜지스터들(216,217)은, 인버터(243), NAND 게이트(246), 및 인버터(244)를 통해 데이터를 수신기(102) 밖으로 피드하기 위해 연결된다. DATAOUT 신호는, 도 1의 데이터 래치(105)와 같은 래치에 연결되는 데이터 수신기(102)의 DATAOUT 이다.
수신기(202)의 트립 포인트는 인버터(255)의 트립 포인트이고, 이는 입력 레벨에서 출력이 낮음과 높음 사이에서 변환한다. 노드(271)에서의 전압은, 전술한 바와 같이 VREF에 의해 제어된 인버터(265)의 노드(270)에서의 출력에 의해 영향을 받는 DATA에 의해 인버터(255)의 게이트에서 제어된다. 수신기(202)가 제어하지 않는 VREF와 DATA 신호 외에 노드(271)에서의 전압을 제어하기 위한 수단은 존재하지 않는다. 따라서, 수신기(202)는 VREF를 변화시키는 것 외에 트립 포인트를 조절하는 수단을 구비하지 않는다.
수신기(202)내 트랜지스터들은 본 기술 분야의 당업자들에게 알려진 프로세스들을 이용하여 제조될 수 있다. 특히, p형 MOS 트랜지스터(214)와 n형 MOS 트랜지스터(215)는 CMOS 트랜지스터로 제조되며, p형 MOS 트랜지스터(216)와 n형 MOS 트랜지스터(217)도 마찬가지이다.
도 4는 수신기(202)의 연결과, 도 2에 도시한 트립 포인트 조절기(203)을 포함하는 데이터 수신기(102)를 위한 기본적인 요소들을 나타낸다. 본 발명의 예시적인 실시예에 있어서, 트립 포인트 조절기는, 8개 p형 MOS 트랜지스터들(220-227)의 세트와, 8개 n형 MOS 트랜지스터들(230-237)의 세트를 포함한다. 8개 트랜지스터들의 두 개 세트는, 수신기(202)의 트랜지스터들(211,213-215)의 공통 노드인 노 드(270)에서 연결된다. 따라서, 트립 포인트 조절기의 트랜지스터들을 데이터 수신기(102)의 외부에서 수신된 신호들로 구동하여, 수신기(202)의 노드(270)에서의 전압은 데이터 수신기(102)의 트립 포인트에 영향을 줄 수 있다.
트립 포인트 조절기의 p형 MOS 트랜지스터들(220-227)의 세트는 노드(270)와 VCC 사이에 연결된다. 8개 트랜지스터들의 세트는 4개 트랜지스터들의 쌍이 병렬로 구성되며, 각 트랜지스터 쌍에서의 트랜지스터들은 직렬로 연결된다. 두 개 트랜지스터 중 하나는 스위치 트랜지스터로 동작한다. 두 개 트랜지스터 중 다른 하나는 로드로서 이용된다. 이러한 트랜지스터 쌍들은, 오프셋에 의해 노드(270)에서의 전압 레벨을 상승하도록 설계된다. 본 기술 분야의 당업자들은, 레지스터 또는 다른 로드 회로가 두 번째 트랜지스터의 위치에 이용될 수 있음을 인식할 것이다. 오프셋에 의해 노드(270)에서의 전압 레벨을 상승시켜, 수신기의 인버터(255)에 의해 정의된 트립 포인트를 떨어뜨린다. 스위치 트랜지스터들(221,223,225,227)은 SKEWD 포트(260)와 연결된다. SKEWD 포트(260)는 4비트 SKEWD 벡터 <0:3>을 수신하기 위한 4개 입력들을 포함한다. 각각의 입력은 4개 스위치 트랜지스터들 중 하나의 게이트에 일대일 방식으로 연결되어, SKEWD 벡터의 하나의 성분은 각각의 트랜지스터 쌍에 인가된다. 예를 들어, SKEWD <0>는 쌍(220-221)에서의 게이트(221)에 인가된다. SKEWD 벡터는, 트랜지스터들(220-227)의 세트를 제어하기 위한 전압 레벨들을 공급하는 조절 신호들의 세트이다.
트립 포인트 조절기의 n형 MOS 트랜지스터들(230-237)은 노드(270)와 접지 사이에 연결된다. 8개 트랜지스터들의 세트는 4개 트랜지스터들의 쌍이 병렬로 구 성되며, 각 트랜지스터 쌍에서의 트랜지스터들은 직렬로 연결된다. 두 개 트랜지스터 중 하나는 스위치 트랜지스터로 동작한다. 두 개 트랜지스터 중 다른 하나는 로드로서 이용된다. 이러한 트랜지스터 쌍들은, 오프셋에 의해 노드(270)에서의 전압 레벨을 하강시키도록 설계된다. 본 기술 분야의 당업자들은, 레지스터 또는 다는 로드 회로가 두 번째 트랜지스터의 위치에 이용될 수 있음을 인식할 것이다. 오프셋에 의해 노드(270)에서의 전압 레벨을 하강시켜, 수신기의 인버터(255)에 의해 정의된 트립 포인트를 상승시킨다. 스위치 트랜지스터들(221,223,225,227)은 SKEWU 포트(261)와 연결된다. SKEWU 포트(261)는 4비트 SKEWU 벡터 <0:3>을 수신하기 위한 4개 입력들을 포함한다. SKEWU 포트(261)의 각각의 입력은 4개 스위치 트랜지스터들 중 하나의 게이트에 일대일 방식으로 연결되어, SKEWU 벡터의 하나의 성분은 각각의 트랜지스터 쌍에 인가된다. 예를 들어, SKEWU <0>는 쌍(230-231)에서의 게이트(231)에 인가된다. SKEWU 벡터는, 트랜지스터들(230-237)의 세트를 제어하기 위한 전압 레벨들을 공급하는 조절 신호들의 세트이다.
각각의 트랜지스터 쌍은 가중화된 오프셋으로 불리는 서로 다른 오프셋의 양을 인가하기 위해 설계된다. 가중화 요소는 트랜지스터의 폭 W와 트랜지스터 길이 L의 비율에 의해 결정되고, 그 비율은, 트랜지스터가 온일 때, 트랜지스터의 저항과 관련된다. 각각의 트랜지스터 쌍에 대한 저항은 스위칭 트랜지스터와 로드 트랜지스터의 저항의 합이다. 트랜지스터들의 4개 쌍, 즉 p형 MOS 트랜지스터들의 세트를 위한 2개 쌍과 n형 MOS, 트랜지스터들의 세트를 위한 2개 쌍은, 4개의 저항기로서 병렬로 동작하고, 오프된 쌍의 저항은 무한 저항으로 동작하며, 트립 포인 트를 각각 하강시키거나 상승시키는 노드(270)의 풀업(pull up) 또는 풀다운(pull down)에 영향을 주지 않는다.
p형 MOS 트랜지스터들의 4개 쌍의 세트를 위하여, 스위치 트랜지스터들(221,223,225,227)은 동일한 저항, 즉 동일한 W/L 비율 (20.0/1.0)을 갖는다. 로드 트랜지스터들(220,222,224,226)은 그들의 길이 L에 대해서 서로 다른 상대적인 가중화를 갖는 반면, 동일한 폭 W를 갖는다. 로드 트랜지스터들을 위한 상대적인 폭 W는 20.0으로 설정된다. 로드 트랜지스터들의 상대적인 길이들은, 로드 트랜지스터(226)에 대해서는 4.0, 로드 트랜지스터(224)에 대해서는 8.0, 로드 트랜지스터(222)에 대해서는 16.0, 그리고 로드 트랜지스터(220)에 대해서는 32.0 이다. 그러한 가중화 패턴을 이용하면, 가중화는 이진 가중화로 간주될 수 있다. 이러한 상대적인 길이들은, 제조 프로세스의 수축 요소에 의존하는 실질적인 차원들로 조절된다. 상술한 상대적인 차원들은 W가 2.0㎛로 설정된 프로세스에 대해서 계산되었으며, 로드 트랜지스터들의 길이들은, 로드 트랜지스터(226)에 대해서는 0.4㎛, 로드 트랜지스터(224)에 대해서는 0.8㎛, 로드 트랜지스터(222)에 대해서는 1.6㎛, 그리고 로드 트랜지스터(220)에 대해서는 3.2㎛ 이다. p형 MOS 트랜지스터들의 다양한 결합들을 턴온(turn on)하여, 노드(270)와 전압 공급 VCC 사이의 p형 MOS 트랜지스터들의 세트의 유효 저항에서의 변화들이 구현될 수 있다. 턴오프(turn off)된 p형 MOS 트랜지스터들의 세트를 이용하여, 노드(270)에서의 전압 레벨은 도 3의 수신기(202)에 의해 설정된다. p형 MOS 트랜지스터들의 하나 이상의 세트를 이용하여, 노드(270)에서의 전압은, 턴온된 p형 MOS 트랜지스터들의 결합에 의존하 는 오프셋에 의해 상승되고, 트립 포인트를 하강시킨다. 온 상태의 트랜지스터 쌍(220-221)만을 이용하여, 노드(270)에서의 전압은 1.8V의 VCC를 위해 오프셋에서 상승된다. 노드(270)의 전압을 상승시키는 오프셋은, 인버터(255)에 의해 약 10㎷로 정의된 트립 포인트를 하강시키는 노드(270)를 풀업한다. 따라서, 온 상태의 p형 MOS 트랜지스터들의 세트로 인한 오프셋은 트립 포인트의 풀다운 이다. p형 MOS 트랜지스터들의 세트로부터 제공된 풀다운 오프셋은 0부터 약 200㎷의 범위를 갖는다. 0㎷ 오프셋은, 스위치 트랜지스터들(221,223,225,227)의 게이트들이 SKEWD 벡터 <1,1,1,1>에 의해 높은 레벨로 설정될 때 발생하는 턴오프된 p형 MOS 트랜지스터들의 세트를 위해 발생된다.
상술한 논의에 대해서, 노드(270)에 또한 연결된 n형 MOS 트랜지스터의 세트는 고려되지 않았다. n-타입 p-타입 MOS 트랜지스터에 제공되는 조절이 단지 하나의 세트에 적용된다. p-타입 MOS 트랜지스터가 온이면, n-타입 트랜지스터는 오프가 될 것이고, 그 역도 마찬가지이다. 두 세트 모두 턴온될 수 있지만, 이 경우에는 과도 전류가 발생될 수 있다.
n-타입 MOS 트랜지스터의 세트에 대한 가중 팩터는 p-타입 MOS 트랜지스터와는 상이한데, 이것은 p-타입 MOS 트랜지스터에 관련하여 n-타입 MOS 트랜지스터에 대한 구동 강도가 상이하기 때문이다. 네 쌍의 n-타입 MOS 트랜지스터 세트에 대하여, 스위치 트랜지스터(231, 233, 235, 237)는 동일한 저항, 즉 동일한 W/L 비율(1.2/.2)을 갖는다. 로드 트랜지스터(230, 232, 234, 236)는 길이(L)에 관하여는 상이한 상대 가중치를 갖지만, 동일한 폭(W)을 갖는다. 로드 트랜지스터에 대한 상대 폭(W)은 12.0으로 설정된다. 로드 트랜지스터의 상대 길이는 로드 트랜지스터(236)에 대하여는 4.0, 로드 트랜지스터(234)에 대하여는 8.0, 로드 트랜지스터(232)에 대하여는 16.0, 및 로드 트랜지스터(230)에 대하여는 32.0이다. 그러한 가중 패턴으로, 상기 가중은 이진 가중으로 고려될 수 있다. 이들 상대 길이는 제조 프로세스의 축소 팩터에 따라 실제 치수로 스케일링된다. 상기 상대 치수는, W가 1.2 ㎛로 설정되고 로드 트랜지스터의 길이가 로드 트랜지스터(226)에 대하여는 0.5 ㎛, 로드 트랜지스터(224)에 대하여는 0.9 ㎛, 로드 트랜지스터(222)에 대하여는 1.3 ㎛, 및 로드 트랜지스터(220)에 대하여는 3.1 ㎛인 프로세스에 대하여 계산된다. 다양한 조합의 n-타입 MOS 트랜지스터를 턴온함으로써, 노드(270)와 접지 사이의 n-타입 MOS 트랜지스터의 세트의 유효 저항을 변경시킬 수 있다. n-타입 MOS 트랜지스터의 세트를 턴오프함으로써, 노드(270)에서의 전압 레벨이 도 3의 수신기(202)에 의해 설정된다. n-타입 MOS 트랜지스터의 하나 이상의 세트가 온임에 따라, 노드(270)에서의 전압은 턴온된 n-타입 MOS 트랜지스터의 조합에 따라 오프셋만큼 낮아진다. 단지 트랜지스터 쌍(230 - 231)이 온 이므로, 노드(270)에서의 전압은 1.8 V의 VCC에 대하여 오프셋만큼 낮아진다. 노드(270)의 전압을 낮아지게하는 이러한 오프셋은 노드(270)를 풀다운시키는데, 이것은 인버터(255)의 트립 포인트를 약 10 mV 만큼 상승시킨다. 따라서, 액티베이트된 n-타입 MOS 트랜지스터 세트에 기인한 이 오프셋은 트립 포인트를 풀업시킨다. n-타입 MOS 트랜지스터 세트로부터 제공되는 풀업 오프셋의 범위는 0 부터 약 200 mV까지이다. 턴오프된 n-타입 MOS 트랜지스터에 대하여는 0 mV 오프셋이 발생하는데, 이것은 스위치 트랜지 스터(221, 223, 225, 227)의 게이트가 SKEWU 벡터 <0,0,0,0>에 의해 로우 레벨로 설정될 때 발생한다.
n-타입 MOS 트랜지스터 세트에 관한 상기 논의에 대하여, 노드(270)에 또한 접속된 p-타입 MOS 트랜지스터는 고려하지 않았다. 더우기, 로우 벡터 <0,0,0,0>는 n-타입 MOS 트랜지스터 세틀르 턴오프하기 위한 로우 전압 세트에 대응하는 반면, 하이 벡터 <1,1,1,1>는 p-타입 MOS 트랜지스터 세트를 턴오프하기 위한 하이 전압에 대응한다는 것이 이해된다. 더우기, SKEWD 벡터 및 SKEWU 벡터는 수신기(102)에 입력되어, 접속된 트랜지스터 세트에 적어도 하나의 트랜지스터 쌍을 한 벡터가 액티베이트할 때, 다른 벡터는 자신의 신호가 인가되고 있는 모든 트랜지스터를 턴오프시킨다.
SKEWD 및 SKEWU 벡터는 p-타입 MOS 트랜지스터 쌍 및 n-타입 MOS 트랜지스터 쌍 각각의 스위치 트랜지스터를 구동하기 위하여 신호를 공급한다. 이것은 노드(270)에서 전압을 조절하는 세트 패턴에 있는 두 세트의 트랜지스터 중 어느 하나를 액티베이트시킨다. 도 2의 트립 포인트 조절기(203)는 수신된 조절 벡터를 기초로 도 2의 수신기(202)에 대한 스큐 조절을 계속적으로 제공한다. 도 4의 데이터 수신기(102)는 시동시에 (VCC/2)에서 또는 대략 (VCC/2)에서 동작 중이라면, 공급되고 있는 조절 벡터는 두 세트의 스큐 트랜지스터가 임의의 풀업 또는 풀 다운을 제공하지 않도록, 즉, 조절 벡터(SKEWD)가 벡터 <1,1,1,1>에 대한 전압 레벨을 갖고 조절 벡터(SKEWU)가 벡터 <0,0,0,0>에 대한 전압 레벨을 가져야 한다.
도 4의 여덟개의 스큐 트랜지스터의 두 세트에 대한 가중 팩터는 대략 ±200 밀리볼트 범위의 트립 포인트 조절이 적용될 수 있도록 선택된다. 각 트랜지스터 쌍이 SKEWD 및 SKEWU 조절 벡터의 컴포턴트 중 하나에 의해 게이트가 제어되는 네개의 트랜지스터 쌍의 두 세트는 이 오프셋을 제공하기 위해 사용된다. 그러나, 해당 조절 벡터의 컴포넌트에 대한 갯수이기도 한 각 세트에 있는 트랜지스터 쌍의 갯수의 범위는 하나부터 특정 애플리케이션에 적당한 갯수일 수 있다. 세트에 있는 트랜지스터 쌍의 개수를 증가시키게 되면 수신기의 트립 포인트를 조절하기 위한 오프셋의 정도를 증가시킨다. 그러한 트립 포인트 조절기를 포함하도록 데이터 수신기를 제조하기 위해 사용되는 다이의 양에 있어서의 증가는 스큐 트랜지스터 갯수의 증가와 관계가 있다. 가중 팩터, 조절 벡터에 대한 컴포턴트의 수 및 데이터 수신기의 컴포넌트에 대한 다른 특징은, 당 분야에 공지된 바와 같이, 표준 시뮬레이션 방법을 사용하여 본 발명에 따라 결정될 수 있다.
도 1의 메모리 디바이스에서, 모든 데이터 수신기는 상기의 데이터 수신기(102)에 대하여 설명된 바와 같이 본 발명에 따라 제조된다. 부가하여, 데이터 정정기(101)는 도 5에 도시된 바와 같이 한 쌍의 보조 데이터 수신기(301, 302)를 포함하는데, 이것은 메모리 디바이스(100)의 데이터 수신기(102a - 102n)와 근본적으로 동일하다. 도 5에서, 보조 데이터 수신기(301, 302)의 사용은 하기에 제공되는 데이터 정정기(101)의 상세한 설명에서 논의될 것이다.
도 5는 한 쌍의 보조 데이터 수신기(301, 302)를 포함하는 데이터 정정기(101) 및 각 보조 데이터 수신기(301, 302)에 접속되어 상기 보조 데이터 수신기(301, 302)의 트립 포인트에 조절 벡터를 제공하는 정정기 제어기(305)를 도시한 다. 보조 데이터 수신기(301, 302)는 상기에 설명된 바와 같이 본 발명에 따른 데이터 수신기이다. 데이터 정정기(101)는 데이터 신호에서 타이밍 스큐 및 오프셋을 정정하기 위해 사용된다. 그러나, 데이터 신호는 비반복적이며, 데이터 정정기(101)에 대한 기준을 열악하게 한다. 이롭게도, 데이터 정정기는 VREF와 결합하여 수신된 차동 클록 신호를 사용하여 조절 벡터를 제공한다. 도 2에서 DATA로 언급된 하나의 수신된 클록 신호(CLKIN0)는 보조 데이터 수신기(301) 데이터 입력부에 접속된다. 도 2에서 DATA로 언급된 다른 수신된 클록 신호(CLKIN1)은 보조 데이터 수신기(302) 데이터 입력부에 접속된다. 도 5에 도시된 바와 같이, 보조 데이터 수신기(301, 302) 모두 기준 전압(VREF)에 접속되어 있다. 두개의 보조 데이터 수신기(301, 302)의 출력(CLK0, CLK1)은 위상 검출기(303)에 각각 접속되어 있다. 위상 검출기(303)는 보조 데이터 수신기와 함께 EN 신호에 의해 인에이블된다. 위상 검출기(303)는 두개의 출력 신호(CLK0 및 CLK1)의 교차 포인트를 검사한다. CLK0와 CLK1이 한 신호에 대하여 하이에서 로우로 그리고 다른 신호에 대하여 로우에서 하이로의 신호 천이에서 동시에 교차하지 않는다면, 위상 검출기(303)는 어느 신호가 위상 검출기(303)에 먼저 도착하는 천이를 갖는지에 따라 UP 펄스 또는 DOWN 펄스를 발생시킨다. 하나는 UP 펄스이고 하나는 DOWN 펄스인 두개의 라인은 위상 검출기(303)의 출력을 필터(304)에 접속한다. 샘플 타임 프레임에서, 위상 검출기는 펄스를 UP 펄스 라인 상에 또는 DOWN 펄스 라인 상에 놓는다. 샘플 수를 높일수록, 루프가 느리게 다운됨으로 인해 보다 많은 잡음이 필터링된다.
필터(304)는, 다수의 샘플UP 펄스 또는 다수의 샘플 DOWN 펄스를 수신할 때 까지, 임의의 변경 또는 정정을 행하지 않는 루프 필터인 주요 필터이다. 샘플 수가 높으므로, 느려진 루프는 VREF에 관한 고속 변경을 트래킹하기 위한 데이터 정정기(101)의 능력을 감소시키는데, 이것은 필터가 펄스로 하여금 정정기 제어기(305)에 도달하도록 하기 전에 변경이 발생하기 때문이다. 샘플의 수가 작으면, 필터는 고속 천이를 따를 수 있지만 필터는 정정하는 것을 간과할 수 있다. 루프 필터가 너무 고속(너무 작은 샘플)으로 설정된다면, 루프는 불안정하게 될 것이다. 필터(304)에 대한 샘플은 네개의 펄스이다. 대안으로, 샘플은 여덟개의 펄스일 수 있다. 정정기 제어기(305)에 UP 펄스 및 DOWN 펄스를 제공하는 것에 부가하여, 펄스(304)는 정정기 제어기(305)에 의해 사용하기 위한 클록 신호(CNTRLCLK)를 또한 제공한다. CNTRLCLK는 보조 데이터 수신기(301, 302)로부터의 CLK0 및 CLK1으로부터 발생된다. 필터(304)는 필터(304)의 카운트를 0으로 하기 위해 RESET 신호를 사용하여 초기 조건으로 설정될 수 있다.
위상 검출기(303)로부터의 UP 및 DOWN 펄스는 필터(304)의 샘플 요구사항을 통과한 정정기 제어기(305)에 접속된다. 정정기 제어기(305)로의 UP 펄스는 보조 데이터 수신기(301, 302)의 트립 포인트의 풀업 또는 스큐 업에 대한 요청이다. 유사하게, 정정기 제어기(305)로의 DOWN 펄스는 보조 데이터 수신기(301, 302)의 트립 포인트의 풀 다운 또는 스큐 다운에 대한 요청이다. 정정기 제어기(305)는 필터(304)에 의해 제공되는 제어 클록 신호(CNTRLCLK)를 사용하여 필터(304)로부터 UP 및 DOWN 펄스를 카운트한다. 이 카운트에 기초하여, 정정기 제어기(305)는 보조 데이터 수신기(301, 302)에 다시 접속되는 조절 벡터(SKEWU<0:3> 및 SKEWD<0:3> 을 제공한다.
조절 벡터가 보조 데이터 수신기(301, 302)에 다시 접속되면, 보조 데이터 수신기(301, 302)의 트립 포인트는 서로 관련하여 수정된 자신들의 출력으로 조절된다. 수정된 출력(CLK0 및 CLK1)은 위상 검출기(303)에 의해 다시 비교된다. 위상 검출기(303)는 새로운 UP 또는 DOWN 요청을 제공하고, 정정기 제어기(305)는 새로운 조절 벡터 세트를 보조 데이터 수신기(301, 302)에 제공한다. 이러한 싸이클은, 위상 검출기(303)가 더 이상 조절이 필요하지 않다고 결정할 때까지, 즉, CLK0와 CLK1 전압 레벨이 한 신호의 상승 에지의 천이과 다른 신호의 하강 에지의 천이에서 동시에 교차할 때까지 계속된다. 사실상, VCC/2에서 교차하는 것은 바람직하지 않고, 싸이클은 계속된다. VCC/2의 소정 델타 내에서 교차가 발생할 때, 정정기 제어기(305)는 동일한 조절 벡터 세트를 보조 데이터 수신기(301, 302)로 전송할 수 있도록 부가적으로 복잡하게 구현될 수 있는데, 이것은 위상 검출기에서 더이상 UP 펄스 또는 DOWN 펄스를 요구하지 않게 되는 자신들의 트립 포인트의 상태를 유지한다. 또한, 이 조건이 발생할 때, 정정기 제어기(305)는 데이터 정정기(101) 외부의 데이터 수신기에 사용하기 위한 포트(306)에서 조절 벡터를 출력한다.
도 5의 위상 검출기(303)는 도 6에 보다 상세하게 도시되어 있다. 도 6은 차동 클록 신호를 밸런싱하기 위한 구성요소를 구비하며 밸런싱된 차동 클록 신호의 제로 크로싱을 검출하기 위한 위상 검출기(303)를 도시한다. 두 신호는, 신호 전압 스윙 또는 듀티 싸이클 등 두 신호의 해당 특성이 동일하거나 등가의 값 또는 범위를 가질 때 밸런싱된다. 두개의 클록 신호의 상승 및 하강 시간이 대략 동일하도록 두 신호를 조절함으로써 두 클록 신호가 또한 밸런싱될 수 있다. 로우에서 하이로 정의된 천이를 갖는 두 신호에 대한 제로 크로싱은 각 신호의 로우에서 하이로(하이에서 로우로)의 천이에서 동시의 두 신호 교차에 해당한다. 제로 크로싱은, 한 신호의 상승 에지에서의 로우에서 하이 천이가 제2 신호의 하강 에지에서의 하이에서 로우 천이으로 동시에 발생할 때 또한 발생한다.
도 6에서, 위상 검출기(303)는 보조 데이터 수신기(301)로부터 출력 클록 신호(CLK0)를 그리고 보조 데이터 수신기(302)로부터 출력 클록 신호(CLK1)를 도 5에 도시된 바와 같이 수신한다. 위상 검출기(303)는 다음에 두 클록 신호가 위상 검출기(303)를 통하여 전파함에 따라 이 두 클록 신호의 상승 및 하강 시간을 밸런싱한다. 밸런싱된 클록 신호는 두 신호의 제로 크로싱을 결정하기 위해 비교된다. 이 인스턴스에서의 제로 크로싱은, 한 클록 신호의 상승 에지의 천이가 다른 클록 신호의 하강 에지의 천이과 동시에 발생할 때 발생한다. 두 클록 신호가 제로 크로싱을 갖지 않는다면, 한 클록 신호에 대한 천이는 다른 클록 신호에 대한 천이를 리드할 것이다. 출력부에서의 위상 검출기(303)는 천이가 CLK0 신호에서 먼저 발생한다면 펄스를 UP 출력에 위치시키고, 천이가 CLK1 신호에서 먼저 발생한다면 펄스를 DOWN 출력에 위치시킨다.
두 클록 신호의 밸런싱은 두개의 NAND 게이트(310, 311), 인버터(314, 315) 및 커패시터(316 - 320)을 사용하여 수행된다. 커패시터(316 - 319)는 n-타입 커패시터이고, 각각 소스와 드레인이 접속된 n-타입 트랜지스터로 제조되고, 커패시 터(320)는 소스와 드레인이 접속된 p-타입 트랜지스터로 제조된 p-타입 커패시터이다. 이들 커패시터는 당 분야에 공지된 기타 방법들로 제조될 수 있다. 소정 노드에서 p-타입 커패시턴스 및 n-타입 커패시턴스의 양은, 두 신호(CLK0 및 CLK1)가 회로를 통하여 전파함에 따라 이 두 신호의 상승 및 하강 시간이 정합한 결과로 입력 게이트 커패시턴스를 포함하는 소정 노드에서 n-타입 커패시턴스 및 p-타입 커패시턴스를 정합함으로써 결정된다. 도 6에 도시된 회로의 시뮬레이션을 통하여, 회로 구성요소의 구동 강도가 결정될 수 있다. 당 분야에 공지된 표준 시뮬레이션 방법이 사용될 수 있다.
전형적으로, 위상 검출기는 한 신호의 상승 에지를 다른 신호의 상승 에지와 비교하거나, 한 신호의 하강 에지를 다른 신호의 하강 에지와 비교한다. 중요하게도, 본 발명에 따른 위상 검출기(303)는 클록 신호의 상승 에지를 다른 클록 신호의 하강 에지와 비교한다. 이러한 비교는 위상 검출기(303)의 밸런싱 회로를 통하여 NAND 게이트(312)에 접속된 CLK0 및 밸런싱 회로를 통하여 NOR 게이트(313)에 접속된 CLK1으로 NAND 게이트(312)와 NOR 게이트(313)를 사용하여 수행된다. 더우기, NAND 게이트(312)의 출력은 인버터(330)를 통하여 NOR 게이트(313)의 입력에 접속되고, 유사하게, NOR 게이트(313)의 출력은 NAND 게이트(312)의 입력에 인버터(331)를 통하여 접속된다. NAND 게이트(312)의 출력은 인버터(332, 333)를 통하여 트랜지스터(335-338)에 의해 형성된 전송 게이트에 접속된다. NOR 게이트(313)의 출력은 인버터(334)를 통하여 트랜지스터(335 - 338)에 의해 형성된 전송 게이트에 접속된다. 트랜지스터(335, 337)는 p-타입 MOS 트랜지스터인 반면, 트랜지스터 (336, 338)는 n-타입 MOS 트랜지스터이다. 두 신호(CLK0 및 CLK1)의 제로 크로싱이 발생했는지의 여부를 결정하는 것으로부터, 인버터(340 -341) 및 인버터(342 -343)를 통하여 결과가 도출된다.
위상 검출기(303)는 두개의 출력(UP 및 DOWN)을 갖는다. UP 또는 DOWN 상의 펄스(하이 신호)로, 위상 검출기는 두신호(CLK0 및 CLK1)의 상승 에지와 하강 에지에서의 천이가 동시에 교차하지 않았다는 것을 결정한다. 하이 신호는 두 신호(CLK0 및 CLK1) 중 어느 것이라도 먼저 신호 천이를 형성하는 것에 따라 설정될 것이다. 도 5에 도시된 바와 같이, 데이터 정정기(101)에 사용된 위상 검출기(303)로, UP 출력에 대한 하이는 시프트 업에 대한 요청인 반면, DOWN 출력에 대한 하이는 시프트 다운에 대한 요청이다. 이러한 요청들이 조절 벡터를 생성하기 위해 요청을 사용하는 정정기 제어기(305)에 제공된다.
도 7은 정정기 제어기(305)의 기본 구성요소의 블록도이다. 정정기 제어기(305)로의 입력은, 도 5의 보조 데이터 수신기(301, 302)의 트립 포인트를 풀업하기 위한 요청(UP) 및 보조 데이터 수신기(301, 302)의 트립 포인트를 풀 다운하기 위한 요청(DOWN)을 포함한다. 정정기 제어기(305)는 UP 카운터 회로(501)및 DOWN 카운터 회로(502)에서 CNTRLCLK 클록 신호를 사용하여 요청을 카운트하고 UP 카운터 회로(501) 및 DOWN 카운터 회로(502)에서 카운터를 클록킹한다. UP 또는 DOWN 요청이 발생할 때마다, UP 카운터 회로(501) 또는 DOWN 카운터 회로(502)는 그에 따라 자신의 카운트를 증가시킨다. 단지 하나의 카운터가 동시에 카운트한다. LOCKOUT은 UP 카운트 회로(501)와 DOWN 카운트 회로(502) 사이에 제공되어, 단지 하나가 카운트한다. 카운터 회로(501, 502) 모두 제어 로직(510)에 의해 결정되는 대로 정정기 제어기(305)의 출력을 제공하는 네개의 카운터를 포함한다. UP 카운터 회로(501) 중 네개의 카운터는 출력(508)에서 4-비트 SKEWU<0:3>를 제공한다. DOWN 카운터 회로(502) 중 네개의 카운터는 출력(509)에서 4-비트 SKEWD<0:3>를 제공한다.
도 5의 데이터 정정기(101)가 우선 파워 업되는 경우, 데이터 정정기(101)는, 카운터 회로(501, 502)의 출력이 도 5의 보조 데이터 수신기(301, 302)에 오프셋 조절을 제공하지 않는 조건에서 기동한다. 데이터 정정기(101)를 이러한 초기 조건에 놓이게 하는 신호가 RESET 입력에 의해 제공된다. 초기 조건에서, RESET 신호는 카운터 회로(501, 502)의 카운터를 영으로 설정한다. 카운터를 영으로 한 결과 SKEWU 벡터에서 신호를 모두 로우로 하고, SKEWD 벡터에서 신호를 모두 하이로 하게 된다. 후속으로, 보조 데이터 수신기(301, 302)가 (VCC/2)에 비하여 임의의 데이터 오프셋 없이 동작하지 않는다면, 도 5의 위상 검출기(303)는 보조 데이터 수신기(301, 302)의 트립 포인트를 시프트 UP 또는 시프트 DOWN하기 위한 요청을 결정할 것이다. UP 요청은 정정기 제어기(305)에 의해 수신된다고 가정하면, 상기 요청은 UP 카운터 회로(501)로 하여금 자신의 카운트를 증가시키게 할 것이다. 정정기 제어기(305)는 UP 요청을 반영하는 조절 벡터를 생성할 것이다. 출력부(508)에서의 결과 벡터 SKEWU 및 출력부(509)에서의 SKEWD 벡터는, 이전 정정 싸이클, 또는 조절 싸이클로부터 보조 데이터 수신기(301, 302)의 트립 포인트를 풀업하는 방향으로 스큐되는 것을 반영한다.
트립 포인트가 조절될 때, 차동 클록 신호(CLKIN0 및 CLKIN1)(도 5의 보조 데이터 수신기(301, 302)로의 데인터 신호로서의 입력)의 듀티 싸이클이 변경된다. 보조 데이터 수신기(CLK0 및 CLK1)의 출력 신호는 도 5의 위상 검출기(303)에 의해 다시 비교된다. 이전 풀업 조절이 너무 많으면, 정정기 제어기(305)는 DOWN 요청을 수신하고, 이전 풀업 조절이 충분하지 않으면, 정정기 제어기(305)는 UP 요청을 수신한다. 이 싸이클은 CLK0 및 CLK1의 제로 크로싱이 발생할 때까지 보조 데이터 수신기(301, 302)에서 임의의 오프셋을 트랙킹하면서 계속된다. CLK0 및 CLK1 천이가 동시에 교차하면, 정정기 제어기(305)는 수신된 UP 또는 DOWN 요청에 따라 동일한 조절 벡터를 공급하는 것을 계속한다. 보조 데이터 수신기(301, 302)의 적응 조절은 도 5에 도시된 구성에서의 데이터 정정기(101)에서 발생한다. 도 1의 데이터 수신기(102a - 102n)는 보조 데이터 수신기(301, 302)와 동일한 방법으로 조절되지 않는다. 정정기 제어기(305)는, 자신의 제어 로직(510)에서 데이터 정정 제어기(305)가 조절 벡터가 부가의 중요한 변경을 요구하지 않는다는 것을 결정했을 때만 조절 벡터를 데이터 수신기(102a - 102n)에 공급한다.
도 8은, 본 발명에 따라 데이터 정정기를 동작하기 위한 도 1의 데이터 수신기(102a - 102n)에 관한 도 5의 데이터 정정기(101)의 요소들의 일부를 나타낸다. 데이터 정정기(101)를 동작하는 방법은, 차동 클록 신호를 한 쌍의 보조 데이터 수신기(301, 302)에 제공하고, 보조 데이터 수신기(301,302)의 출력 신호 간의 차이를 결정하고, 보조 데이터 수신기의 출력 신호에서의 차이에 상관된 조절 벡터를 생성하는 것을 포함한다. 하나의 차동 클록 신호(CLKIN0)는 보조 데이터 수신기 (301)의 데이터 포트에 연결되고, 나머지 클록 신호(CLKIN1)는 보조 데이터 수신기(302)의 데이터 포트에 연결된다. 정정기 제어기(305)에서 생성된 조절 벡터는 다시 한 쌍의 보조 데이터 수신기(301, 302)에 연결되어 이들의 트립 포인트를 조절하게 된다.
이 방법은 한정된 천이를 갖고 클록 신호를 연속하여 사이클링하는 것을 이용하기 때문에, 데이터 정정기(101)는 보조 데이터 수신기(301, 302)에 조절 벡터를 계속 공급한다. 실제로, 위상 검출기(303)는 보조 데이터 수신기(301, 302)로부터 출력 신호(CLK0, CLK1)의 완벽한 제로 크로싱을 검출하지 못할 것이다. 따라서, 위상 검출기(303)는 UP 또는 DOWN 요청을 계속 공급한다. 정정기 제어기(305)의 제어 로지과 필터(304)에서의 카운트의 조합은, 보조 데이터 수신기(301, 302)에 상당한 오프셋이 존재하지 않는 때를 결정한다. 조절을 보조 데이터 수신기(301, 302)에 제공한 것으로 결정된 조절 벡터의 최종 세트는 데이터 수신기(102a - 102n)에 제공될 수 있다. 데이터 수신기(102a - 102n)는 데이터 정정기(101)의 보조 데이터 수신기(301, 302)와 달리 시스템에서 데이터 수신기로서 기능하며, 이것은 데이터 신호 오프셋을 정정할 조절 벡터 세트를 결정하는 프로세스용 데이터로서 클록 신호를 수신한다.
데이터 정정기(101)는, 래치(108)에서 최종 조절 벡터를 유지하고 이 래치로부터 조절 프로세스 외부의 데이터 수신기(102a - 102n)와 같은 데이터 수신기로의 조절 벡터의 전송을 제어할 것이다. 데이터 정정기(101)는 유휴 모드에서 데이터 수신기(102a - 102n)가 조절 벡터를 수신할 것인지 여부를 결정한다. 예를 들어, 유휴 주기는 시스템 데이터가 데이터 수신기로 또는 데이터 수신기로부터 전송되지 않는 시간 주기를 구성할 것이다. 조절 벡터는 데이터 수신기(102a - 102n)에 전송되어 유휴 포인트동안 자신의 트립 포인트를 조절하여 데이터 처리 동안 트립 포인트 변경과 관련될 수 있는 임의의 글리치를 피하게 된다.
데이터 수신기를 구비한 시스템이 동작할 때, 데이터 수신기(102a -102n)와 같은 데이터 수신기는 주기적인 데이터 오프셋을 겪을 수 있다. 데이터 정정기(101)가 연속 동작하기 때문에, VREF의 변동으로 인해 데이터 오프셋과 같이 새로운 데이터 오프셋 발생이 데이터 정정기(101)에 의해 검출될 것이며, 이 정정기는 조절 벡터를 생성하는 프로세스를 계속할 것이다. 데이터 정정기(101)는, 정정된 조절 벡터가 데이터 정정기(101)의 보조 데이터 수신기(301, 302)에서의 오프셋을 조절한 것임을 결정하면, 정정된 조절 벡터를 정정기 제어기(305)로부터 데이터 수신기(102a - 102n)로 공급한다. 이러한 방식으로, 데이터 정정기(101)는 트립 포인트 조절을 연결되어 있는 데이터 수신기(102a - 102n)에 적응적으로 제공한다.
본 발명의 이 방법에서 데이터 정정기(101), 보조 데이터 수신기(301, 302), 및 데이터 수신기(102a - 102n)는 이미 위에서 설명하였다. 데이터 수신기(301, 302), 및 보조 데이터 수신기(102a - 102n)는 동일한 설계를 갖는다. 데이터 수신기(102a - 102n) 및 보조 데이터 수신기(301, 302)는 이용시에 상이해지는데, 데이터 수신기(102a - 102n)에 대한 데이터는 실제 데이터 신호인 반면 각 보조 데이터 수신기(301, 302)에 대한 데이터는 클록 신호이다. 본 발명에 따른 이 방법에 의해, 데이터 수신기 자신에 있어서 임의의 불균형이나 VREF에 관한 또는 임의의 데 이터 오프셋에 대하여 정정된 데이터 수신기에서 코맨드 및 데이터가 수신될 수 있다.
데이터 신호에서 오프셋을 정정하도록 조절을 필요로 하는, 전자 장치, 데이터 수신기, 메모리 장치, 또는 다른 시스템을 동작하는 방법은, 조절 신호를 생성하는데 이용되는 데이터 신호 및 클록 신호가 동일한 소스로부터 유도될 때 최상의 결과를 얻게 된다. 전형적으로, 공통 소스로부터의 데이터 신호 및 클록 신호는 동일한 전압 스윙 레벨을 갖는다. 클록 신호를 데이터 정정기 회로로의 입력으로서 이용하면, 클록 신호는, 조절될 데이터 수신 유닛에서의 데이터 신호 스윙과 동일한 전압 레벨 간에 스윙할 것으로 예상된다. 바람직하게, 데이터 신호 및 클록 신호는 동일한 칩셋으로부터 발생한다. 그러나, 본 발명은 클록 신호 및 데이터가 동일한 소스를 갖는 용도로만 제한되지 않는다.
본 발명에 따른 방법은, 버스에 연결된 시그널링과 관련된, 전자 장치 내부 또는 외부에서 발생한 기준 신호를 포함하는 응용에 이용될 수 있다. 또한, 디지털 신호(하이, 로우 전압 레벨)가 아닌 조절 벡터는, 전자 장치의 임계 천이 또는 트립 포인트를 조절하기 위한 아날로그 제어 전압을 포함할 수 있다. 명백하게, 아날로그 신호를 분산하는 것과 관련된 노이즈 문제 때문에 디지털 방식이 더 이점을 갖게 된다.
도 9에는, 본 발명에 따라 데이터 정정기의 설계 및 동작 시뮬레이션으로부터 조절 없이 동작하는 데이터 정정기용 타이밍 도가 도시되어 있다. 첫번째 타이밍 도는 시스템 차동 클록 신호(CLKIN0; 901, CLKINI; 902)를 도시하며, 이것은 도 5에 도시한 바와 같이 데이터 정정기(101)에 연결된다. CLKIN0은 보조 데이터 수신기(301)로의 데이터 입력에 연결된다. CLKIN1은 보조 데이터 수신기(302)로의 데이터 입력에 연결된다. 이들 보조 데이터 수신기는 VREF(903)에 연겯뢰며, 이것은 0.825 mV의 전압 레벨을 갖는다. CLKIN0 및 CLKIN1는 약 0.225mV 내지 약 1.025mV의 범위를 갖는다. 제2 타이밍 도는 클록 신호(CLKOUT1; 904, CLKOUT20; 905)를 도시하며, 이것은 도 1의 메모리 장치(100)에서 이용되는 내부 클록 유닛(109)에서의 CLKIN1 및 CLKIN0으로부터 발생된다. CLKOUT0 및 CLKOUT1의 범위는 약 0.0mV 내지 약 1.60mV이다. 제3 타이밍 도는, 자신의 데이터 입력에서 CLKIN1을 갖는 보조 데이터 수신기(302)의 출력에서 클록 신호(CLK1; 906)를 도시한다. 또한, 자신의 데이터 입력으로서 CLKIN0을 갖는 보조 데이터 수신기(301의 출력에서 클록 신호(CLK0; 907)가 제3 타이밍 도에 도시되어 있다. CLK0 및 CLK1의 범위도 약 0.0mV 내지 약 1.60mV이다. 상당한 데이터 오프셋이나 타이밍 스큐가 없기 때문에, CLK1/CLK0 패턴은 CLKOUT1/CLKOUT0 패턴과 닮는다. 도 9에 도시한 패턴은, 약 0mV에서 교차하는, 보조 데이터 수신기(301, 302)의 출력으로서 데이터 오프셋 및 타이밍 스큐의 존재를 가리킨다. CLK1/CLK0 패턴은 (VCC/2; 909) 근처에서 교차해야 한다.
도 10은 본 발명에 따라 데이터 정정기의 동작 및 설계의 시뮬레이션으로부터 조절 벡터 정정에 의해 동작하는 데이터 정정기용 타이밍 도를 나타낸다. 첫번째 타이밍 도는 시스템 차동 클록 신호(CLKIN0; 901, CLKIN1; 902)를 나타내며, 이것은 도 5에 도시한 바와 같은 데이터 정정기(101)에 연결된다. CLKIN0은 보조 데 이터 수신기(301)에 대한 데이터 입력에서 연결된다. CLKIN1은 보조 데이터 수신기(302)에 대한 데이터 입력에서 연결된다. CLKIN0 및 CLKIN1의 범위는 약 0.225mV 내지 약 1.025mV이다. 이들 보조 데이터 수신기는 VREF(903)에 연결되며, 이것은 0.825mV의 전압 레벨을 갖는다. 제2 타이밍 도는 클록 신호(CLKOUT1; 904, CLKOUT20; 905)를 도시하며, 이들은 도 1의 메모리 장치(100)에서 이용되는 내부 클록 유닛(109)에서의 CLKIN1 및 CLKIN0으로부터 발생된다. CLKOUT0 및 CLKOUT1의 범위는 약 0.0mV 내지 약 1.60mV이다. 제3 타이밍 도는, 자신의 데이터 입력에서 CLKIN1을 갖는 보조 데이터 수신기(302)의 출력에서 클록 신호(CLK1; 1002)를 도시한다. 또한, CLKIN0을 자신의 데이터 입력으로서 갖는 보조 데이터 수신기(301)의 출력에서 클록 신호(CLK0; 1001)가 제3 타이밍 도에 도시되어 있다. CLK0 및 CLK1의 범위도 약 0.0mV 내지 약 1.60mV이다. 상당한 데이터 오프셋이나 타이밍 스큐가 없기 때문에, CLK1/CLK0 패턴은 CLKOUT1/CLKOUT0 패턴과 닮는다. 도시된 패턴은, CLK1/CLK0 패턴이 (VCC/2; 909) 근처에서 교차하기 때문에, 데이터 정정기가 보조 데이터 수신기(301, 302)의 트립 포인트를 조절하는 것을 가리킨다. 크로싱 포인트는, 여러 사이클에 걸쳐 트립 포인트가 적응적으로 조절되기 때문에, 각 프레임마다 동일한 레벨에서 정확하게 발생하지 않는다. 그러나, 크로싱 포인트는 (VCC/2; 909) 근처로 이동되었다.
도 11은, 본 발명에 따라, 다른 여러 요소들 중에서, 프로세서(601), 데이터 버스(602), 및 메모리 장치 세트(100(a) - 100(b))를 포함하는 처리 시스템(600)을 도시한다. 프로세서(601) 및 메모리 버스(602)는, 당업자에게 알려져 있듯이 표준 실시에 따라 설계, 제조, 및 동작하게 된다. 메모리 장치(100(a) - 100(n))의 세트는 본 발명에 따라 제조 및 동작하게 된다. 메모리 장치(100(a) - 100(n))는 데이터 수신기에 대하 데이터 신호에 있어서 오프셋 및 타이밍 스큐를 정정하도록 적응적으로 조절된 트립 포인트를 갖는 데이터 수신기를 구비한다. 또한, 처리 시스템(600)은, 메모리 장치(100(a) - 100(n))와 동일한 방식으로 제조 또는 동작하지 않는 다른 메모리 장치를 포함할 수 있다. 또한, 프로세서(601)는 본 발명을 포함할 수 있다.
예시한 실시예는 다양한 회로 형태 및 구성을 이용하여 변경, 수정, 및/또는 구현될 수 있다. 당업자는, 예시적인 실시예와 본 명세서에서 설명한 응용을 따르지 않고, 다음에 따르는 청구범위에서 설정된 본 발명의 사상과 범위로부터 벗어나지 않고 이러한 수정 및 변경이 행해질 수 있다는 것을 쉽게 인식할 수 있다.

Claims (64)

  1. 트립 포인트 조절기를 구비한 데이터 수신기와,
    상기 데이터 수신기에 연결되며, 트립 포인트 조절 정보를 상기 트립 포인트 조절기에 적응적으로 제공하는 데이터 정정기 - 상기 데이터 정정기는 차동 클록 신호들(differential clock signals) 및 기준(reference)에 응답하여 상기 조절 정보를 생성함 -
    를 포함하는 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서,
    상기 데이터 수신기의 트립 포인트 조절기에 트립 포인트 조절 정보를 조건에 따라 제공하는, 상기 데이터 정정기와 상기 데이터 수신기 간에 연결된 래치를 더 포함하는 것을 특징으로 하는 전자 장치.
  3. 제1항에 있어서,
    상기 트립 포인트 조절 정보는 아날로그 제어 전압을 포함하는 것을 특징으로 하는 전자 장치.
  4. 트립 포인트 조절기를 각각 구비하는 복수의 데이터 수신기와,
    각 데이터 수신기에 연결되며, 상기 각 데이터 수신기의 트립 포인트 조절기에 트립 포인트 조절 정보를 적응적으로 제공하는 데이터 정정기
    를 포함하고,
    상기 데이터 정정기는,
    제1 트립 포인트 조절기를 구비하는 제1 보조 데이터 수신기와,
    제2 트립 포인트 조절기를 구비하는 제2 보조 데이터 수신기와,
    상기 제1 보조 데이터 수신기의 제1 트립 포인트 조절기에 연결되고 상기 제2 보조 데이터 수신기의 제2 트립 포인트 조절기에 연결되어, 트립 포인트 조절 벡터를 적응적으로 제공하는 정정기 제어기
    를 포함하는 것을 특징으로 하는 전자 장치.
  5. 제4항에 있어서,
    상기 데이터 정정기와 복수의 데이터 수신기의 상기 각 데이터 수신기 간에 연결되어, 상기 복수의 데이터 수신기의 각 데이터 수신기의 트립 포인트 조절기에 트립 포인트 조절 정보를 조건에 따라 제공하는 래치를 더 포함하는 것을 특징으로 하는 전자 장치.
  6. 제5항에 있어서,
    상기 트립 포인트 조절 정보는, 다수의 조절 사이클 변경없이 상기 제1 및 제2 보조 데이터 수신기에 제공된 트립 포인트 조절 벡터를 포함하는 것을 특징으로 하는 전자 장치.
  7. 트립 포인트 조절기를 구비하는 데이터 수신기와,
    상기 데이터 수신기에 연결되어 상기 트립 포인트 조절기에 트립 포인트 조절 신호를 적응적으로 제공하는 데이터 정정기 - 상기 데이터 정정기는 차동 클록 신호들(differential clock signals) 및 기준(reference)에 응답하여 상기 조절 정보를 생성함 -
    를 포함하는 것을 특징으로 하는 집적 회로.
  8. 제1 노드에서 제1 n형 MOS 트랜지스터에 연결된 제1 p형 MOS 트랜지스터를 구비하는 제1 트랜지스터 쌍 - 상기 제1 p형 MOS 트랜지스터의 게이트는 상기 제1 n형 트랜지스터의 게이트에 연결됨 - 과,
    제2 노드에서 제2 n형 MOS 트랜지스터에 연결된 제2 p형 MOS 트랜지스터를 구비하는 제2 트랜지스터 쌍 - 상기 제2 p형 MOS 트랜지스터의 게이트는 상기 제2 n형 MOS 트랜지스터의 게이트에 연결되고, 상기 제2 트랜지스터 쌍의 제2 p형 MOS 트랜지스터는 제3 노드에서 상기 제1 트랜지스터 쌍의 제1 p형 MOS 트랜지스터에 연결되며, 상기 제2 트랜지스터 쌍의 제2 n형 MOS 트랜지스터는 제4 노드에서 상기 제1 트랜지스터 쌍의 제1 n형 MOS 트랜지스터에 연결됨 - 과,
    상기 제3 노드에 연결된 제3 p형 MOS 트랜지스터와,
    상기 제1 노드에서 상기 제3 p형 MOS 트랜지스터의 게이트를 구비하는, 상기 제4 노드와 그라운드 간에 연결된 제3 n형 MOS 트랜지스터와,
    상기 제1 노드와 그라운드 간에 연결된 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍과,
    제1 전압과 상기 제1 노드 간에 연결된 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍
    을 포함하고,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍과 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍을 활성화함으로써 상기 제1 노드에서의 전압을 조절하는 것을 특징으로 하는 집적 회로.
  9. 제8항에 있어서,
    전압 기준 신호를 제공할 수 있는, 상기 제1 트랜지스터 쌍의 제1 p형 MOS 트랜지스터의 게이트에 연결된 전압 기준 포트와,
    데이터 신호를 제공할 수 있는, 상기 제2 트랜지스터 쌍의 제2 p형 MOS 트랜지스터의 게이트에 연결된 데이터 포트
    를 포함하는 것을 특징으로 하는 집적 회로.
  10. 트립 포인트 조절기를 구비하는 데이터 수신기와,
    상기 데이터 수신기의 트립 포인트 조절기에 트립 포인트 조절 정보를 적응적으로 제공하는, 상기 데이터 수신기에 연결된 데이터 정정기 - 상기 데이터 정정기는 차동 클록 신호들(differential clock signals) 및 기준(reference)에 응답하여 상기 조절 정보를 생성함 -
    를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 데이터 정정기와 상기 데이터 수신기 간에 연결되어, 상기 데이터 수신기의 트립 포인트 조절기에 트립 포인트 조절 정보를 조건에 따라 제공하는 래치를 더 포함하는 것을 특징으로 하는 메모리 장치.
  12. 트립 포인트 조절기를 각각 구비하는 복수의 데이터 수신기와,
    각 데이터 수신기에 연결되어, 상기 각 데이터 수신기의 트립 포인트 조절기에 트립 포인트 조절 정보를 적응적으로 제공하는 데이터 정정기
    를 포함하고,
    상기 데이터 정정기는,
    제1 트립 포인트 조절기를 구비하는 제1 보조 데이터 수신기와,
    제2 트립 포인트 조절기를 구비하는 제2 보조 데이터 수신기와,
    상기 제1 보조 데이터 수신기에 연결되고 상기 제2 보조 데이터 수신기에 연결되며, 상기 제1 보조 데이터 수신기의 출력 신호를 상기 제2 보조 데이터 수신기의 출력 신호와 비교하는 위상 검출기와,
    상기 위상 검출기에 연결되어 비교 정보를 수신하며, 상기 제1 보조 데이터 수신기에 연결되고 상기 제2 보조 데이터 수신기에 연결되어 트립 포인트 조절 벡터를 적응적으로 제공하는 정정기 제어기
    를 포함하는 것을 특징으로 하는 메모리 장치.
  13. 트립 포인트를 구비하는 수신기와,
    상기 수신기에 연결되어 상기 수신기의 트립 포인트를 적응적으로 조절하는 트립 포인트 조절기 - 상기 데이터 정정기는 차동 클록 신호들(differential clock signals) 및 기준(reference)에 응답하여 상기 조절 정보를 생성함 -
    를 포함하는 것을 특징으로 하는 데이터 수신기.
  14. 제13항에 있어서,
    상기 수신기는,
    제1 노드에서 제1 n형 MOS 트랜지스터에 연결된 제1 p형 MOS 트랜지스터를 구비하는 제1 트랜지스터 쌍 - 상기 제1 p형 MOS 트랜지스터의 게이트는 상기 제1 n형 MOS 트랜지스터의 게이트에 연결됨 - 과,
    제2 노드에서 제2 n형 MOS 트랜지스터에 연결된 제2 p형 MOS 트랜지스터를 구비하는 제2 트랜지스터 쌍 - 상기 제2 p형 MOS 트랜지스터의 게이트는 상기 제2 n형 MOS 트랜지스터의 게이트에 연결되고, 상기 제2 트랜지스터 쌍의 제2 p형 MOS 트랜지스터는 제3 노드에서 상기 제1 트랜지스터 쌍의 제1 p형 MOS 트랜지스터에 연결되며, 상기 제2 트랜지스터 쌍의 제2 n형 MOS 트랜지스터는 제4 노드에서 상기 제1 트랜지스터 쌍의 제1 n형 MOS 트랜지스터에 연결됨 - 과,
    상기 제3 노드에 연결된 제3 p형 MOS 트랜지스터와,
    상기 제1 노드에서 상기 제3 p형 MOS 트랜지스터의 게이트를 구비하는, 상기 제4 노드와 그라운드 간에 연결된 제3 n형 MOS 트랜지스터
    를 포함하는 것을 특징으로 하는 데이터 수신기.
  15. 제13항에 있어서,
    상기 수신기는 차동 쌍 수신기를 포함하는 것을 특징으로 하는 데이터 수신 기.
  16. 제13항에 있어서,
    상기 수신기는,
    차동 증폭기와,
    상기 차동 증폭기의 입력에 연결된 전압 기준 포트와,
    상기 차동 증폭기의 다른 입력에 연결된 데이터 포트
    를 포함하는 것을 특징으로 하는 데이터 수신기.
  17. 제16항에 있어서,
    상기 트립 포인트 조절기는,
    상기 차동 증폭기의 노드에 연결된 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍과,
    상기 노드에서 상기 차동 증폭기에 연결된 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍을 포함하고,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍과 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍을 활성화함으로써 상기 노드에서의 전압을 조절하는 것을 특징으로 하는 데이터 수신기.
  18. 제17항에 있어서,
    상기 트립 포인트 조절기는, 2개 세트로 구성된 복수의 조절 포트를 더 포함하고,
    상기 2개 세트중 한 세트는 상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍에 일대일 방식으로 연결되고, 나머지 한 세트는 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍에 일대다 방식으로 연결되며,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍은 상기 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍과 동일하고,
    상기 2개 세트의 조절 포트는, 신호를 제공하여 상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍과 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍을 활성화할 수 있는 것을 특징으로 하는 데이터 수신기.
  19. 제17항에 있어서,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍은 4개이고, 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍은 4개인 것을 특징으로 하는 데이터 수신기.
  20. 제17항에 있어서,
    상기 노드에서의 전압은 약 -200mV 내지 약 +200mV의 범위에서 조절되는 것을 특징으로 하는 데이터 수신기.
  21. 제17항에 있어서,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍은 직렬 구성된 n형 MOS 트랜지스터 쌍의 가중 세트를 포함하고,
    상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍은 직렬 구성된 p형 MOS 트랜지스터 쌍의 가중 세트를 포함하는 것을 특징으로 하는 데이터 수신기.
  22. 제21항에 있어서,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍의 가중 세트와 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍의 가중 세트는,
    직렬 구성된 n형 MOS 트랜지스터 쌍에서 로드 트랜지스터로 동작하는 각 n형 MOS 트랜지스터와 직렬 구성된 p형 MOS 트랜지스터 쌍에서 로드 트랜지스터로 동작하는 각 p형 MOS 트랜지스터를 위한 길이 대 폭의 비에 기초하여 가중되는 것을 특징으로 하는 데이터 수신기.
  23. 제1 노드에서 제1 n형 MOS 트랜지스터에 연결된 제1 p형 MOS 트랜지스터를 구비하는 제1 트랜지스터 쌍 - 상기 제1 p형 MOS 트랜지스터의 게이트가 상기 제1 n형 MOS 트랜지스터의 게이트에 연결됨 - 과,
    제2 노드에서 제2 n형 MOS 트랜지스터에 연결된 제2 p형 MOS 트랜지스터를 구비하는 제2 트랜지스터 쌍 - 상기 제2 p형 MOS 트랜지스터의 게이트는 상기 제2 n형 MOS 트랜지스터의 게이트에 연결되고, 상기 제2 트랜지스터 쌍의 제2 p형 MOS 트랜지스터는 제3 노드에서 상기 제1 트랜지스터 쌍의 제1 p형 MOS 트랜지스터에 연결되며, 상기 제2 트랜지스터 쌍의 제2 n형 MOS 트랜지스터는 제4 노드에서 상기 제1 트랜지스터 쌍의 제1 n형 MOS 트랜지스터에 연결됨 - 과,
    상기 제3 노드에 연결된 제3 p형 MOS 트랜지스터와,
    상기 제1 노드에서 상기 제3 p형 MOS 트랜지스터의 게이트를 구비하는, 상기 제4 노드와 그라운드 간에 연결된 제3 n형 MOS 트랜지스터와,
    상기 제1 노드와 그라운드 간에 연결된 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍과,
    제1 전압과 상기 제1 노드 간에 연결된 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍
    을 포함하고,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍과 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍을 활성화함으로써 상기 제1 노드에서의 전압을 조절하는 것을 특징으로 하는 데이터 수신기.
  24. 제23항에 있어서,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍은 직렬 구성된 n형 MOS 트랜지스터의 가중 세트를 포함하고,
    상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍은 직렬 구성된 p형 MOS 트랜지스터의 가중 세트를 포함하는 것을 특징으로 하는 데이터 수신기.
  25. 제24항에 있어서,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍의 가중 세트와 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍의 가중 세트는,
    직렬 구성된 n형 MOS 트랜지스터 쌍에서 로드 트랜지스터로 동작하는 각 n형 MOS 트랜지스터와 직렬 구성된 p형 MOS 트랜지스터 쌍에서 로드 트랜지스터로 동작하는 각 p형 MOS 트랜지스터를 위한 길이 대 폭의 비에 기초하여 가중되는 것을 특징으로 하는 데이터 수신기.
  26. 노드와 그라운드 간에 연결된 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍과,
    제1 전압과 상기 노드 간에 연결된 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍
    을 포함하고,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍과 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍을 활성함으로써 상기 노드에서 전압을 조절하는 것을 특징으로 하는 트립 포인트 조절기.
  27. 제26항에 있어서,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍은 4개이고, 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍은 4개인 것을 특징으로 하는 트립 포인트 조절기.
  28. 제26항에 있어서,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍은 직렬 구성된 n형 MOS 트랜지스터 쌍의 가중 세트를 포함하고,
    상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍은 직렬 구성된 p형 MOS 트랜지스터 쌍의 가중 세트를 포함하는 것을 특징으로 하는 트립 포인트 조절기.
  29. 제28항에 있어서,
    상기 복수의 직렬 구성된 n형 MOS 트랜지스터 쌍의 가중 세트와 상기 복수의 직렬 구성된 p형 MOS 트랜지스터 쌍의 가중 세트는,
    직렬 구성된 n형 MOS 트랜지스터 쌍에서 로드 트랜지스터로 동작하는 각 n형 MOS 트랜지스터와 직렬 구성된 p형 MOS 트랜지스터 쌍에서 로드 트랜지스터로 동작하는 각 p형 MOS 트랜지스터를 위한 길이 대 폭의 비에 기초하여 가중되는 것을 특징으로 하는 트립 포인트 조절기.
  30. 제1 보조 데이터 수신기와,
    제2 보조 데이터 수신기와,
    상기 제1 보조 데이터 수신기에 연결되고 상기 제2 보조 데이터 수신기에 연결되어 상기 제1 보조 데이터 수신기와 상기 제2 보조 데이터 수신기에 조절 벡터를 적응적으로 제공하는 정정기 제어기
    를 포함하는 것을 특징으로 하는 데이터 정정기.
  31. 제30항에 있어서,
    상기 정정기 제어기는, 상기 조절 벡터가 조절 사이클 수의 변경 없이 상기 제1 및 제2 보조 데이터 수신기에 제공되었음을 결정한 후, 상기 데이터 정정기 외부의 데이터 수신기에 상기 조절 벡터를 전송하는 제어 로직을 포함하는 것을 특징으로 하는 데이터 정정기.
  32. 제30항에 있어서,
    상기 제1 보조 데이터 수신기와 상기 제2 보조 데이터 수신기로의 상기 조절 벡터는, 상기 제1 및 제2 보조 데이터 수신기의 트립 포인트를 조절하는 신호를 제공하는 것을 특징으로 하는 데이터 정정기.
  33. 제30항에 있어서,
    상기 제1 보조 데이터 수신기는 제1 클록 신호를 수신하기 위한 데이터 포트를 포함하고,
    상기 제2 보조 데이터 수신기는 제2 클록 신호를 수신하기 위한 데이터 포트를 포함하며,
    상기 제1 보조 데이터 수신기는 기준 전압을 수신할 수 있는 전압 기준 포트에서 상기 제2 보조 데이터 수신기에 연결된 것을 특징으로 하는 데이터 정정기.
  34. 제30항에 있어서,
    상기 데이터 정정기는 상기 제1 보조 데이터 수신기의 출력 및 상기 제2 보조 데이터 수신기의 출력에 연결된 위상 검출기를 더 포함하고,
    상기 위상 검출기는 상기 제1 보조 데이터 수신기의 출력 신호를 상기 제2 보조 데이터 수신기의 출력 신호와 비교하는 것을 특징으로 하는 데이터 정정기.
  35. 제34항에 있어서,
    상기 데이터 정정기는 상기 위상 검출기와 상기 정정기 제어기 간에 연결된 필터를 더 포함하고,
    상기 필터는, 소정의 세팅에 기초하여 상기 위상 검출기로부터의 출력 신호를 상기 정정기 제어기로 전송하는 것을 제어하는 것을 특징으로 하는 데이터 정정기.
  36. 제35항에 있어서,
    상기 필터는, 상기 위상 검출기의 출력이 복수의 클록 펄스에 대하여 일정한 레벨을 유지하였는지 여부를 결정하기 위한 카운터를 포함하는 것을 특징으로 하는 데이터 정정기.
  37. 제36항에 있어서,
    상기 복수의 클록 펄스는 4인 것을 특징으로 하는 데이터 정정기.
  38. 제1 트립 포인트 조절기를 구비하는 제1 보조 데이터 수신기와,
    제2 트립 포인트 조절기를 구비하는 제2 보조 데이터 수신기와,
    상기 제1 보조 데이터 수신기의 출력 및 상기 제2 보조 데이터 수신기의 출력에 연결된 위상 검출기 - 상기 위상 검출기는 상기 제1 보조 데이터 수신기의 출력 신호를 상기 제2 보조 데이터 수신기의 출력 신호와 비교함 - 와,
    상기 위상 검출기에 연결되어 비교 정보를 수신하며, 상기 제1 및 제2 보조 데이터 수신기에 연결되어 상기 제1 및 제2 트립 포인트 조절기에 트립 포인트 조절 벡터를 적응적으로 제공하는 정정기 제어기
    를 포함하는 것을 특징으로 하는 데이터 정정기.
  39. 제38항에 있어서,
    상기 제1 보조 데이터 수신기는 제1 클록 신호를 수신하도록 구성된 데이터 포트를 포함하고,
    상기 제2 보조 데이터 수신기는 제2 클록 신호를 수신하도록 구성된 데이터 포트를 포함하며,
    상기 제1 보조 데이터 수신기는 기준 전압을 수신할 수 있는 전압 기준 포트에서 상기 제2 보조 데이터 수신기에 연결된 것을 특징으로 하는 데이터 정정기.
  40. 제38항에 있어서,
    상기 데이터 정정기는 상기 위상 검출기와 상기 정정기 제어기 간에 연결된 필터를 더 포함하고,
    상기 필터는, 소정의 세팅에 기초하여 상기 위상 검출기로부터의 출력 신호를 상기 정정기 제어기로 전송하는 것을 제어하는 것을 특징으로 하는 데이터 정정기.
  41. 제38항에 있어서,
    상기 정정기 제어기는, 상기 조절 벡터가 조절 사이클 수의 변경 없이 상기 제1 및 제2 보조 데이터 수신기에 제공되었음을 결정한 후, 상기 데이터 정정기 외부의 데이터 수신기에 상기 조절 벡터를 전송하는 제어 로직을 포함하는 것을 특징으로 하는 데이터 정정기.
  42. 2개 신호를 밸런싱하는 수단과,
    상기 2개 신호의 하이(high)/로우(low) 천이(transitions)의 제로 크로싱을 비교하는 수단
    을 포함하고,
    상기 밸런싱 수단은 상기 비교 수단에 연결된 것을 특징으로 하는 위상 검출기.
  43. 제42항에 있어서,
    상기 2개 신호의 제로 크로싱을 비교하는 것은, 한 신호 상에서 상승 에지의 천이가 나머지 신호의 하강 에지의 천이와 동시 발생하는 때를 결정하는 것을 포함하는 것을 특징으로 하는 위상 검출기.
  44. 제42항에 있어서,
    상기 밸런싱 수단은,
    출력을 구비하는 제1 NAND 게이트와,
    출력을 구비하는 제2 NAND 게이트와,
    그라운드와 상기 제1 NAND 게이트의 출력 간에 연결된 제1 n형 커패시터와,
    그라운드와 상기 제2 NAND 게이트의 출력 간에 연결된 제2 n형 커패시터와,
    상기 제1 NAND 게이트의 출력에 연결된 제1 인버터와,
    상기 제2 NAND 게이트의 출력에 연결된 제2 인버터와,
    그라운드와 상기 제1 인버터의 출력 간에 연결된 제3 n형 커패시터와,
    그라운드와 상기 제2 인버터의 출력 간에 연결된 제4 n형 커패시터와,
    전압과 상기 제1 인버터의 출력 간에 연결된 p형 커패시터를 포함하고,
    상기 n형 및 p형 커패시터는, 상기 제1 NAND 게이트로의 입력에서 제1 클록 신호 및 상기 제2 NAND 게이트로의 입력에서 제2 클록 신호에 대하여, 상기 제1 인버터의 출력에서의 상기 제1 클록 신호용 상승 시간과 하강 시간이 상기 제2 인버터의 출력에서의 상기 제2 클록용 상승 시간과 하강 시간에 대략 동일하도록 설정된 커패시턴스를 갖는 것을 특징으로 하는 위상 검출기.
  45. 제42항에 있어서,
    상기 2개 신호의 제로 크로싱을 비교하는 수단은,
    제1 인버터에 연결된 출력을 갖는 NAND 게이트와,
    제2 인버터에 연결된 출력을 갖는 NOR 게이트
    를 포함하고,
    제2 인버터는 상기 NAND 게이트의 입력에 연결된 출력을 갖고, 상기 NOR 게이트의 입력은 상기 제1 인버터의 출력에 연결된 것을 특징으로 하는 위상 검출기.
  46. 제45항에 있어서,
    상기 상기 2개 신호의 제로 크로싱을 비교하는 수단은,
    상기 NAND 게이트의 출력에 연결된 제3 인버터와,
    상기 제3 인버터의 출력에 직렬 연결된 제4 인버터와,
    상기 NOR 게이트의 출력에 연결된 제5 인버터와,
    상기 제4 인버터의 출력에 직렬 연결된 제1 p형 MOS 트랜지스터와,
    노드와 상기 제1 p형 MOS 트랜지스터 간에 연결된 제1 n형 MOS 트랜지스터 - 상기 제1 p형 MOS 트랜지스터의 게이트는 상기 제1 n형 MOS 트랜지스터의 게이트에 연결되고, 상기 제1 p형 MOS 트랜지스터의 게이트는 상기 제5 인버터의 출력에 연결됨 - 와,
    상기 제5 인버터의 출력에 직렬 연결된 제2 p형 MOS 트랜지스터와,
    상기 노드와 상기 제2 p형 MOS 트랜지스터 간에 연결된 제2 n형 MOS 트랜지스터 - 상기 제2 p형 MOS 트랜지스터의 게이트는 상기 제2 n형 MOS 트랜지스터의 게이트에 연결되고, 상기 제2 p형 MOS 트랜지스터의 게이트는 상기 제4 인버터의 출력에 연결됨 -
    를 더 포함하는 것을 특징으로 하는 위상 검출기.
  47. 2개 신호를 밸런싱하는 회로에 있어서,
    출력을 갖는 제1 NAND 게이트와,
    출력을 갖는 제2 NAND 게이트와,
    그라운드와 상기 제1 NAND 게이트의 출력 간에 연결된 제1 n형 커패시터와,
    그라운드와 상기 제2 NAND 게이트의 출력 간에 연결된 제2 n형 커패시터와,
    상기 제1 NAND 게이트의 출력에 연결된 제1 인버터와,
    상기 제2 NAND 게이트의 출력에 연결된 제2 인버터와,
    그라운드와 상기 제1 인버터의 출력 간에 연결된 제3 n형 커패시터와,
    그라운드와 상기 제2 인버터의 출력 간에 연결된 제4 n형 커패시터와,
    전압과 상기 제1 인버터의 출력 간에 연결된 p형 커패시터를 포함하고,
    상기 n형 및 p형 커패시터는, 상기 제1 NAND 게이트로의 입력에서 제1 클록 신호 및 상기 제2 NAND 게이트로의 입력에서 제2 클록 신호에 대하여, 상기 제1 인버터의 출력에서의 상기 제1 클록 신호용 상승 시간과 하강 시간이 상기 제2 인버터의 출력에서의 상기 제2 클록용 상승 시간과 하강 시간에 대략 동일하도록 설정 된 커패시턴스를 갖는 것을 특징으로 하는 밸런싱 회로.
  48. 2개 신호의 제로 크로싱을 비교하는 위상 검출 회로에 있어서,
    상기 제1 인버터에 연결된 출력을 갖는 NAND 게이트와,
    제2 인버터에 연결된 출력을 갖는 NOR 게이트
    를 포함하고,
    상기 제2 인버터는 상기 NAND 게이트의 입력에 연결된 출력을 갖고, 상기 NOR 게이트의 입력은 상기 제1 인버터의 출력에 연결된 것을 특징으로 하는 위상 검출 회로.
  49. 프로세서와,
    상기 프로세서에 연결된 메모리 장치
    를 포함하고,
    상기 메모리 장치는,
    트립 포인트 조절기를 각각 구비하는 복수의 데이터 수신기와,
    각 데이터 수신기에 연결되며, 상기 각 데이터 수신기의 트립 포인트 조절기에 트립 포인트 조절 정보를 적응적으로 제공하는 데이터 정정기 - 상기 데이터 정정기는 차동 클록 신호들(differential clock signals) 및 기준(reference)에 응답하여 상기 조절 정보를 생성함 -
    를 포함하는 것을 특징으로 하는 처리 시스템.
  50. 데이터 오프셋 조절을 갖는 데이터 수신기를 동작하는 방법에 있어서,
    데이터 신호를 상기 데이터 수신기에 제공하는 단계와,
    차동 클록 신호 및 기준 신호를 데이터 정정기에 제공하는 단계와,
    상기 데이터 정정기에서 수신된 클록 신호에 관한 조절 정보를 생성하는 단계와,
    상기 조절 정보를 상기 데이터 수신기에 조건에 따라 전송하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  51. 제50항에 있어서,
    상기 차동 클록 신호는 외부에서 상기 데이터 수신기에 제공되는 것을 특징으로 하는 방법.
  52. 제50항에 있어서,
    기준 전압을 상기 데이터 수신기와 상기 데이터 정정기에 제공하여 상기 데이터 정정기에서의 복수의 트립 포인트와 상기 데이터 수신기에서의 제1 트립 포인트를 생성하기 위한 기준 레벨을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  53. 제50항에 있어서,
    상기 클록 신호 및 상기 데이터 신호는 공통 소스로부터 발생하는 것을 특징으로 하는 방법.
  54. 제53항에 있어서,
    상기 공통 소스는 공통 칩셋을 포함하는 것을 특징으로 하는 방법.
  55. 데이터 정정기를 동작하는 방법에 있어서,
    제1 보조 데이터 수신기의 데이터 포트에 제1 클록 신호를 제공하는 단계 - 상기 제1 보조 데이터 수신기는 상기 제1 클록 신호에 관한 출력 신호를 제공함 - 와,
    제2 보조 데이터 수신기의 데이터 포트에 제2 클록 신호를 제공하는 단계 - 상기 제2 보조 데이터 수신기는 상기 제2 클록 신호에 관한 출력 신호를 제공함 - 와,
    상기 제1 및 제2 보조 데이터 수신기의 출력 신호 간의 차이를 결정하는 단계와,
    상기 제1 및 제2 보조 데이터 수신기의 출력 신호 간의 차이에 상관된 조절 벡터를 생성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  56. 제55항에 있어서,
    차동 클록 신호를 상기 제1 및 제2 클록 신호로서 제공하는 단계와,
    상기 제1 및 제2 보조 데이터 수신기에 전압 기준을 제공하여 상기 제1 보조 데이터 수신기에서의 제1 트립 포인트와 상기 제2 보조 데이터 수신기에서의 제2 트립 포인트를 위한 기준 레벨을 설정하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  57. 제55항에 있어서,
    상기 제1 및 제2 보조 데이터 수신기의 출력 신호 간의 차이를 결정하는 단계는, 상기 제1 및 제2 보조 데이터 수신기의 출력 신호의 제로 크로싱을 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  58. 제55항에 있어서,
    상기 조절 벡터를 상기 제1 및 제2 보조 데이터 수신기에 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  59. 제58항에 있어서,
    상기 데이터 정정기의 외부에 있는 데이터 수신기가 조절 벡터를 조건에 따라 이용할 수 있도록 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  60. 제59항에 있어서,
    상기 데이터 정정기의 외부에 있는 데이터 수신기가 조절 벡터를 조건에 따라 이용할 수 있도록 하는 단계는,
    상기 제1 및 제2 보조 데이터 수신기에 제공된 조절 벡터가 조절 사이클의 소정의 수동안 일정하게 유지되었는지를 결정하는 단계와,
    상기 데이터 정정기의 외부에 있는 각 데이터 수신기가 상기 조절 벡터를 이용할 수 있도록 하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  61. 데이터 오프셋 조절을 갖춘 데이터 수신기를 구비하는 메모리 장치를 동작하는 방법에 있어서,
    데이터 신호를 데이터 수신기에 제공하는 단계와,
    제1 클록 신호를 제1 보조 데이터 수신기의 데이터 포트에 제공하는 단계 - 상기 제1 보조 데이터 수신기는 제1 트립 포인트를 갖고, 상기 제1 클록 신호에 관란 출력 신호를 제공함 - 와,
    제2 클록 신호를 제2 보조 데이터 수신기의 데이터 포트에 제공하는 단계 - 상기 제2 보조 데이터 수신기는 제2 트립 포인트를 갖고, 상기 제2 클록 신호에 관란 출력 신호를 제공함 - 와,
    상기 제1 및 제2 보조 데이터 수신기의 출력 신호 간의 차이를 결정하는 단계와,
    상기 제1 및 제2 보조 데이터 수신기의 출력 신호 간의 차이에 상관된 조절 벡터를 생성하는 단계와,
    상기 조절 벡터를 상기 제1 및 제2 보조 데이터 수신기에 제공하여 상기 제1및 제2 보조 데이터 수신기의 트립 포인트를 조절하는 단계와,
    상기 조절 벡터를 상기 데이터 수신기에 조건에 따라 전송하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  62. 제61항에 있어서,
    차동 클록 신호를 상기 제1 클록 신호 및 제2 클록 신호로서 제공하는 단계와,
    상기 제1 및 제2 보조 데이터 수신기에 조전압 기준을 제공하여 상기 제1 보조 데이터 수신기에서의 제1 트립 포인트와 상기 제2 보조 데이터 수신기에서의 제2 트립 포인트용 기준 레벨을 설정하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  63. 제61항에 있어서,
    상기 조절 벡터를 상기 데이터 수신기에 조건에 따라 전송하는 단계는,
    상기 제1 및 제2 보조 데이터 수신기에 제공된 조절 벡터가 조절 사이클의 소정의 수동안 일정하게 유지되었는지를 결정하는 단계와,
    상기 데이터 수신기가 유휴(quiet) 주기에 있는지 여부를 결정하는 단계와,
    상기 데이터 수신기가 유휴 주기에 있는 것으로 결정되면 상기 조절 벡터를 상기 데이터 수신기에 제공하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  64. 제63항에 있어서,
    데이터 수신기용 상기 유휴 주기는, 상기 데이터 수신기가 데이터를 전송하지 않는 시간 주기를 포함하는 것을 특징으로 하는 방법.
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