KR100256965B1 - 어드레스 버스의 1 비트 오류 자동 수정 회로 및 방법 - Google Patents

어드레스 버스의 1 비트 오류 자동 수정 회로 및 방법 Download PDF

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Abstract

본 발명은 일반적인 컴퓨터 시스템의 데이터 이동을 위한 어드레스 드라이브 방법에 관한 것으로서, 특히 컴퓨터 시스템의 하드웨어 설계와 어드레스 버스가 하드웨어적인 고장으로 인해 한 비트가 오류를 일으킬 경우 오류가 발생된 어드레스를 수정하는 방법에 관한 것이다.
본 발명의 바람직한 일 실시예는, 어드레스 버스의 1 비트 오류 자동 수정 회로를 구성하는 방법에 있어서, 버스 마스터가 인가한 어드레스 비트를 보관하는 시프트 회전 레지스터, 상기 시프트 회전 레지스터를 포함하는, 버스 마스터 측의 어드레스 교정기; 상기 어드레스 교정기가 인가한 어드레스를 보관하기 위한 2개의 레지스터; 패리티 오류가 났을 경우 상기 오류가 발생한 어드레스를 수정하기 위한 비교 로직; 상기 패리티 오류가 발생한 어드레스를 수정하기 위한 수정기; 및 상기 2개의 레지스터와 상기 비교 로직과 상기 수정기를 포함하는 버스 슬레이브 측의 어드레스 교정기를 포함한다.
본 발명은 하나의 어드레스 비트가 오류를 일으키는 경우 어드레스 교정기 내부에서 해결함으로써 버스 마스터와 버스 슬레이브에게 투명한 어드레스 교정 기능을 제공함으로써 한 비트가 하드웨어적인 고장으로 인하여 "0"으로 고정되거나 "1"로 고정된 경우뿐만 아니라 하나의 비트가 "0"과 "1" 값을 무작위로 갖더라도 원래의 어드레스를 복원할 수 있는 효과가 있다.

Description

어드레스 버스의 1 비트 오류 자동 수정 회로 및 방법
본 발명은 일반적인 컴퓨터 시스템의 데이터 이동을 위한 어드레스 드라이브 방법에 관한 것으로서, 특히 컴퓨터 시스템의 하드웨어 설계와 어드레스 버스가 하드웨어적인 고장으로 인해 한 비트가 오류를 일으킬 경우 오류가 발생된 어드레스를 수정하는 방법에 관한 것이다.
종래의 기수에 대하여 살펴보면 다음과 같다. 통상적으로 버스(Bus)에서 데이터(Data)의 이동을 일으키는 주체를 버스 마스터(Bus Master)라 하고 상기 버스 마스터의 요구에 응하는 객체를 버스 슬레이브(Bus Slave)라고 한다.
상기 버스 마스터가 상기 버스 슬레이브를 선택하고 또한 선택된 상기 버스 슬레이브 내에서의 특정 위치를 지정하기 위해 상기 버스 마스터는 상기 버스에 어드레스 비트(Address Bit)를 사용한다.
상기 버스 슬레이브는 상기 버스에 인가된 어드레스 값을 보고 자신이 선택되었는지 또한 자신 내부의 어느곳을 엑세스(Access)하기를 원하는지를 알 수 있다.
상기 어드레스 값은 일반적으로 수십 개의 비트로 이루어지는데, 시스템의 하드웨어적인 고장으로 인해 상기 수십 개의 어드레스 비트 중에서 한 두개가 오동작하는 경우가 생길 수도 있다.
종래의 기술은 상기와 같은 오류를 파악하기 위해 패리티 비트(Parity bit)를 두어 오류 여부를 파악한다. 상기와 같은 방법으로는 비트 오류를 감지할 수도 있고 또한 비트 오류가 일시적인 경우에는 소프트웨어로 리트라이(Retry)를 시도하여 계속적인 동작이 가능하다.
그러나 비트 오류가 하드웨어적인 어떤 문제로 인해 고정적으로 오류를 일으키게 되는 경우에는 상기 버스 마스터는 원하는 동작을 할 수 없게되어 포기할 수밖에 없다는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 하드웨어 고장으로 인한 비트 오류를 감지한 후 상기 오류를 수정하여 정확한 버스 슬레이브가 어드레스를 받을 수 있도록 하여 시스템이 버스 동작(Bus Operation)을 계속 수행할 수 있게하는 어드레스 버스의 1 비트 오류 자동 수정 회로 및 방법을 제공하는 것을 목적으로 한다.
도 1 은 종래의 기술에 따른 어드레스 버스의 오류 수정 회로.
도 2 는 본 발명에 따른 어드레스 버스의 1 비트 오류 자동 수정 회로.
도 3 은 비교 로직의 결과값을 이용한 오류 비트 수정 회로.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른, 어드레스 버스의 1 비트 오류 자동 수정 회로의 바람직한 일 실시예는,
버스 마스터가 인가한 어드레스 비트를 보관하는 시프트 회전 레지스터;
상기 시프트 회전 레지스터를 포함하는, 버스 마스터 측의 어드레스 교정기;
상기 어드레스 교정기가 인가한 어드레스를 보관하기 위한 2개의 레지스터;
패리티 오류가 났을 경우 상기 오류가 발생한 어드레스를 수정하기 위한 비교 로직;
상기 패리티 오류가 발생한 어드레스를 수정하기 위한 수정기; 및
상기 2개의 레지스터와 상기 비교 로직과 상기 수정기를 포함하는 버스 슬레이브 측의 어드레스 교정기를 포함한다.
본 발명에 있어서, 상기 버스 마스터의 버스 인터페이스 부분과 상기 버스 슬레이브 버스 인터페이스 부분이 버스를 사이에 두고 나누어지는 것이 바람직하며,
상기 버스 교정기에서 패리티 오류가 발생하는 경우 상기 2개의 레지스터의 값을 이용하여 오류가 발생한 어드레스를 수정하는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른, 1 비트 오류 자동 수정 방법은,
버스 마스터 측의 어드레스 교정기는 상기 버스 마스터가 드라이버 하는 어드레스 비트를 버스에 드라이브하면서 시프트 레지스터에 저장하는 제 1 단계;
상기 어드레스 비트가 버스 슬레이브 측의 어드레스 교정기의 어드레스 포트로 인가되는 제 2 단계;
상기 버스 마스터가 드라이브 사는 패리티 비트가 패리티 검사기에 인가되는 제 3 단계;
상기 어드레스 포트의 어드레스 값이 회전 레지스터와 원래 어드레스 레지스터에 저장되는 제 4 단계;
상기 패리티 검사기는 상기 패리티를 검사하여 오류의 여부를 검사하는 제 5 단계;
상기 제 5 단계의 패리티 오류 여부에 따라 비교 로직이 오류가 발생된 비트를 검색하는 제 6 단계; 및
상기 수정기는 원래 어드레스 레지스터의 오류가 발생된 비트를 수정하는 제 7 단계를 포함한다.
본 발명에 있어서, 상기 오류가 발생한 경우에 상기의 패리티 검사기가 신호를 발생시키는 것이 바람직하며,
상기 발생된 신호를 이용하여 상기 버스 마스터 측의 어드레스 교정기의 시프트 회전 레지스터와 상기 버스 슬레이브 측의 어드레스 교정기의 시프트 회전 레지스터를 가동시켜 상기 레지스터의 내용을 1비트만큼 시프트(오른쪽) 회전시키는 것이 바람직하며,
상기 1비트를 시프트 회전시킬 때 상기 어드레스 포트로 상기 버스 마스터 측의 어드레스 교정기가 드라이브하는 어드레스 값이 인가되는 것이 바람직하며,
상기 비교 로직은 상기 어드레스 포트에 인가된 값과 상기 시프트 회전 레지스터에 인가된 값을 비교하여 오류가 발생된 비트를 검색하는 것이 바람직하며,
상기 비교 로직의 결과값이 상기 수정기로 전달되는 것이 바람직하며,
상기 수정기가 상기 전달받은 상기 비교 로직의 결과값을 이용하여 원래 어드레스 레지스터의 오류가 발생된 비트를 수정하는 것이 바람직하며,
상기 비교 로직의 결과가 한 비트만이 셋 된 경우에는 상기 비교한 결과를 1비트 시프트(외쪽) 회전 한 결과를 이용하여 오류를 발생시킨 원래 어드레스를 수정하는 것이 바람직하며,
상기 비교한 결과가 한 비트만이 셋 된 경우에는 모든 비트가 "0"이므로 검사 결과 "0"이 되고 버스 로직 선택에 의해 1비트 시프트(왼쪽) 회전의 결과가 오류 비트 포인터로 사용되는 것이 바람직하며,
상기 수정기는 상기 원래 어드레스 레지스터의 모든 비트와 오류 비트 포인터의 모든 비트를 배타적 논리합 과정을 통하여 오류가 발생된 비트를 수정하는 것이 바람직하며,
상기 오류 비트 포인터의 비트는 원래 어드레스 레지스터의 오류가 발생된 비트와 같은 위치의 비트만이 1이므로 상기 원래 어드레스 레지스터의 오류가 발생된 비트만이 "1"과 배타적 논리합 과정을 거치는 것이 바람직하며,
상기 배타적 논리합 과정으로 상기 원래 어드레스 레지스터의 오류가 발생된 비트가 반전되는 것이 바람직하며,
상기 원래 어드레스 레지스터의 오류가 발생된 비트 이외의 나머지 비트는 "0"과 배타적 논리합 과정을 하게 되므로 반전되지 않는 것이 바람직하며,
상기 비교한 결과가 두 비트 이상이면 모든 비트 중 한 비트가 "1"이 되고 검사 결과가 "1"이 됨으로써 상기 모든 비트가 오류 비트 포인터가 되는 것이 바람직하다.
이하 본 발명의 상세한 동작원리에 대하여 도며을 참조하여 설명한다. 도 2 는 본 발명에 따른 어드레스 버스의 1 비트 오류 자동 수정 회로이다. 본 발명은 상기 도 2 에 도시된 바와같이 버스를 사이에 두고 버스 마스터 인터페이스 부분과 버스 슬레이브 인터페이스 부분으로 나누어진다. 상기 버스 마스터 측의 어드레스 교정기(Address Corrector : 11)는 상기 마스터가 인가한 어드레스 비트를 보관하는 하는 시프트 회전 레지스터(Sift Rotate Register : 1)를 가지고 있다. 상기 버스 슬레이브 측의 어드레스 교정기(12)는 상기 버스 마스터 측의 어드레스 교정기(11)가 인가한 어드레스를 보관하기 위한 2개의 레지스터(4,5)를 가지고 있다.
또한 상기 버스 슬레이브 측의 어드레스 교정기(12)는 패러티 오류(Error)가 발생했을 경우 상기 2개의 레지스터(4,5)의 값을 이용하여 오류가 발생한 어드레스를 수정하기 위한 비교 로직(Compare Logic : 6)과 수정기(Modifier : 7)를 가지고 있다.
본 발명은 어드레스 비트와 패리티 비트 중에서 하나가 하드웨어적인 문제로 고장을 일으킨 경우 어드레스 비트를 교정해 주는 것으로서, 상기 어드레스 비트 중에서 하나만이 고장이 발생한 경우 상기 버스 마스터가 상기 어드레스를 드라이브할 때 상기 버스 슬레이브는 경우에 따라 패리티 검사(Parity Check)를 통해 상기 오류를 검출할 수 있다.
패리티 오류가 발생했을 때, 상기 버스 마스터 측에서 1 비트 시프트된 어드레스를 다시 드라이브하도록 하여 상기 버스 슬레이브 측에서 이전에 패리티 오류를 발생시킨 어드레스와 비교하도록 한다. 상기 과정을 통해 원래 어드레스의 잘못된 비트를 찾아 이를 교정한다.
패리티 비트중 하나가 고정난 경우에는 어드레스 값에 이상이 없어도 패리티 오류를 일으킬 수 있다. 상기와 같은 경우에도 같은 과정을 통해 어드레스를 검증하고 사용할 수 있도록 한다.
상기와 같은 과정을 예를 들어 설명하면 다음과 같다.
실시예 1. 3번째 어드레스 라인이 "0" 으로 고정된 경우(Shift means "Shift Right")
Address driven by Bus Master : 0011 0010
Address driven by Bus Master side corrector : 0011 0010
Address received by Bus Slave side Corrector : 0001 0010
Parity Error occurs -〉 Error Correction Activated Shift Rotated Address from Bus Master : 0001 1001
Address received by Bus Slave : 0001 1001
Bus Slave Shift Rotates Address causing error : 0000 1001
compare Above Two Results : 0001 0000("1" in case of mismatch)
4th bit is set, so 3rd bit of original address is fault, Invert 3rd bit of Original address : 0011 0010
Bus slave side corrector drive corrected address to bus slave
: 0011 0010
실시예 2. 상기 예 1과 같은 상태에서 어드레스가 "1111 1111"이 인가된 경우
Address driven by Bus Master : 1111 1111
Address driven by Bus Master side corrector : 1111 1111
Address received by Bus Slave side Corrector : 1101 1111
Parity Error occurs -〉 Error Correction Activated Shift Rotated Address from Bus Master : 1111 1111
Address received by Bus Slave : 1101 1111
Bus Slave Shift Rotates Address causing error : 0010 1111
compare Above Two Results : 0010 0000("1" in case of mismatch)
4th bit is set, so 3rd bit of original address is fault, Invert 3rd bit of Original address : 1111 1111
Bus slave side corrector drive corrected address to bus slave
: 1111 1111
실시예 3. 패리티 라인이 "0" 으로 고정된 경우(Even Parity)
Address driven by Bus Master : 0011 0010
Address driven by Bus Master side corrector : 0011 0010
Address received by Bus Slave side Corrector : 0001 0010
Parity Error occurs -〉 Error Correction Activated(Parity bit must be set to "1", otherwise parity error occurs)
Shift Rotated Address from Bus Master : 0001 1001
Address received by Bus Slave : 0001 1001
Bus Slave Shift Rotates Address causing error : 0000 1001
compare Above Two Results : 0000 0000("1" in case of mismatch)
No bits are set, so corrector does nothing Bus slave side corrector drive corrected address to Bus slave : 0011 0010
상기 버스 마스터 측의 어드레스 교정기(11)는 상기 버스 마스터가 드라이버(Driver)하는 어드레스 비트(0)를 버스에 드라이브 하면서 상기 시프트 레지스터(1)에 저장한다. 상기 버스 마스터 측의 어드레스 교정기(11)이 드라이브하는 어드레스 비트는 상기 부스 슬레이브 측의 어드레스 교정기(12)의 어드레스 포트(Address Port : 2)에 인가되고 상기 버스 마스터가 드라이브하는 패리티 비트는 상기 패리티 검사기(3)에 인가된다.
상기 패리티 포트(2)의 어드레스 값은 상기 시프트 회전 레지스터(5)와 원래 어드레스 레지스터(4)에 저장되고, 상기 패리티 검사기(3)은 상기 패리티를 검사하여 오류의 여부를 검사한다.
오류가 없는 경우는 상기 어드레스 포트(2)의 어드레스 비트가 바로 상기 버스 슬레이브로 인가되지만, 오류가 발생한 경우 상기 패리티 검사기(3)는 신호(10)를 발생시켜 상기 버스 마스터 측의 상기 어드레스 교정기(11)의 시프트 회전 레지스터(1)와 상기 상기 버스 슬레이브 측의 상기 어드레스(12)의 시프트 회전 레지스터(5)를 기동시켜 상기 레지스터의 내용을 1비트 만큼 시프트(Right) 회전시킨다.
상기 비교 로직(6)은 사기 어드레스 포트(2)에 인가된 값과 상기 시프트 회전 레지스터(5)에 인가된 값을 비교하여 오류가 발생한 비트를 검색하여 상기 원래 어드레스 레지스터(4)의 오류가 발생한 비트를 반전시킨다.
도 3 은 비교(6)한 결과(19)를 이용하여 수정(7)하는 회로이다. 도시된 바와 같이 상기 비교한 결과(19)가 한 비트만이 셋(Set)된 경우에는 비교한 결과(19)를 1비트 시프트(Left)회전한 (15) 결과(20)를 이용하여 오류를 일으킨 원래 어드레스(4)를 수정(7)한다.
상기 비교한 결과(19)가 한 비트만이 셋된 경우에는 모든 비트(21)가 "0" 이므로 17의 결과가 "0"이되고 18에 의해 20이 오류 비트 포인터(Fault Bit Plointer : 22)로 사용되게 된다. 상기 수정기(14)는 원래 어드레스 레지스터(4)의 모든 비트와 오류 비트 포인터(22)의 모든 비트를 배타적 논리합(Exclusive OR : 14)를 통하여 오류가 발생된 비트를 수정한다. 상기 오류 비트 포인터(22)의 비트는 원래 어드레스 레지스터(4)의 오류가 발생된 비트와 같은 위치의 비트만 1이므로 원래 어드레스 레지스터(4)의 오류가 발생된 비트만 "1"과 배타적 논리합(14)과정을 거치게 된다.
그러므로 상기 언래 어드레스 레지스터(4)의 오류가 발생도니 비트는 값이 변하지 않는다.
상기 비교한 결과(19)가 두 비트가 셋된 경우에는 모든 비트 중 한 비트가 "1"이 되고 따라서 17의 결과는 "1"이 된다. 이때 오류 비트 포인터(22)로는 21이 사용되며, 이하 과정은 상기에서 설명한 과정과 같다.
상기와 같이 구성된 본 발명은, 하나의 어드레스 비트가 오류를 일으키는 경우 어드레스 교정기 내부에서 해결함으로써 버스 마스터와 버스 슬레이브에게 투명한 어드레스 교정 기능을 제공함으로써 한 비트가 하드웨어적인 고장으로 인하여 "0"으로 고정되거나 "1"로 고정된 경우뿐만 아니라 하나의 비트가 "0"과 "1" 값을 무작위로 갖더라도 원래의 어드레스를 복원할 수 있는 효과가 있다.
또한 오류가 없는 경우에도 전파 간격 정도만의 오버헤드만이 있으므로 거의 성능에 감소를 주지 않는 효과와 PCI나 여타 표준 버스의 Spec. 에 포함시킬 경우 버스를 사용하는 칩의 내부에 버스 인터페이스로서 장착할 경우 적은 설계 오버헤드로 버스 오류 허용도를 구현 할 수 있다는 효과가 있다.

Claims (17)

  1. 버스 마스터가 인가한 어드레스 비트를 보관하는 시프트 회전 레지스터;
    상기 시프트 회전 레지스터를 포함하는, 버스 마스터 측의 어드레스 교정기;
    상기 어드레스 교정기가 인가한 어드레스를 보관하기 위한 2개의 레지스터;
    패리티 오류가 났을 경우 상기 오류가 발생한 어드레스를 수정하기 위한 비교 로직;
    상기 패리티 오류가 발생한 어드레스를 수정하기 위한 수정기; 및
    상기 2개의 레지스터와 상기 비교 로직과 상기 수정기를 포함하는 버스 슬레이브 측의 어드레스 교정기를 포함하는, 1 비트 오류 자동 수정 회로.
  2. 제 1 항에 있어서, 상기 버스 마스터의 버스 인터페이스 부분과 상기 버스 슬레이브 버스 인터페이스 부분이 버스를 사이에 두고 나누어지는, 1 비트 오류 자동 수정 회로.
  3. 제 1 항에 있어서, 상기 버스 교정기에서 패리티 오류가 발생하는 경우 상기 2개의 레지스터의 값을 이용하여 오류가 발생한 어드레스를 수정하는, 1 비트 오류 자동 수정 회로.
  4. 버스 마스터 측의 어드레스 교정기는 상기 버스 마스터가 드라이버 하는 어드레스 비트를 버스에 드라이브하면서 시프트 레지스터에 저장하는 제 1 단계;
    상기 어드레스 비트가 버스 슬레이브 측의 어드레스 교정기의 어드레스 포트로 인가되는 제 2 단계;
    상기 버스 마스터가 드라이브 사는 패리티 비트가 패리티 검사기에 인가되는 제 3 단계;
    상기 어드레스 포트의 어드레스 값이 회전 레지스터와 원래 어드레스 레지스터에 저장되는 제 4 단계;
    상기 패리티 검사기는 상기 패리티를 검사하여 오류의 여부를 검사하는 제 5 단계;
    상기 제 5 단계의 패리티 오류 여부에 따라 비교 로직이 오류가 발생된 비트를 검색하는 제 6 단계; 및
    상기 수정기는 원래 어드레스 레지스터의 오류가 발생된 비트를 수정하는 제 7 단계를 포함하는, 1 비트 오류 자동 수정 방법.
  5. 제 4 항에 있어서, 상기 오류가 발생한 경우에 상기의 패리티 검사기가 신호를 발생시키는, 1 비트 오류 자동 수정 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 발생된 신호를 이용하여 상기 버스 마스터 측의 어드레스 교정기의 시프트 회전 레지스터와 상기 버스 슬레이브 측의 어드레스 교정기의 시프트 회전 레지스터를 가동시켜 상기 레지스터의 내용을 1비트만큼 시프트(오른쪽) 회전시키는, 1 비트 오류 자동 수정 방법.
  7. 제 6 항에 있어서, 상기 1비트를 시프트 회전시킬 때 상기 어드레스 포트로 상기 버스 마스터 측의 어드레스 교정기가 드라이브하는 어드레스 값이 인가되는, 1 비트 오류 자동 수정 방법.
  8. 제 4 항에 있어서, 상기 비교 로직은 상기 어드레스 포트에 인가된 값과 상기 시프트 회전 레지스터에 인가된 값을 비교하여 오류가 발생된 비트를 검색하는, 1 비트 오류 자동 수정 방법.
  9. 제 8 항에 있어서, 상기 비교 로직의 결과값이 상기 수정기로 전달되는, 1 비트 오류 자동 수정 방법.
  10. 제 9 항에 있어서, 상기 수정기가 상기 전달받은 상기 비교 로직의 결과값을 이용하여 원래 어드레스 레지스터의 오류가 발생된 비트를 수정하는, 1 비트 오류 자동 수정 방법.
  11. 제 10 항에 있어서, 상기 비교 로직의 결과가 한 비트만이 셋 된 경우에는 상기 비교한 결과를 1비트 시프트(외쪽) 회전 한 결과를 이용하여 오류를 발생시킨 원래 어드레스를 수정하는, 1 비트 오류 자동 수정 방법.
  12. 제 10 항에 있어서, 상기 비교한 결과가 한 비트만이 셋 된 경우에는 모든 비트가 "0"이므로 검사 결과 "0"이 되고 버스 로직 선택에 의해 1비트 시프트(왼쪽) 회전의 결과가 오류 비트 포인터로 사용되는, 1 비트 오류 자동 수정 방법.
  13. 제 10 항에 있어서, 상기 수정기는 상기 원래 어드레스 레지스터의 모든 비트와 오류 비트 포인터의 모든 비트를 배타적 논리합 과정을 통하여 오류가 발생된 비트를 수정하는, 1 비트 오류 자동 수정 방법.
  14. 제 13 항에 있어서, 상기 오류 비트 포인터의 비트는 원래 어드레스 레지스터의 오류가 발생된 비트와 같은 위치의 비트만이 1이므로 상기 원래 어드레스 레지스터의 오류가 발생된 비트만이 "1"과 배타적 논리합 과정을 거치는, 1 비트 오류 자동 수정 방법.
  15. 제 14 항에 있어서, 상기 배타적 논리합 과정으로 상기 원래 어드레스 레지스터의 오류가 발생된 비트가 반전되는, 1 비트 오류 자동 수정 방법.
  16. 제 14 항에 있어서, 상기 원래 어드레스 레지스터의 오류가 발생된 비트 이외의 나머지 비트는 "0"과 배타적 논리합 과정을 하게 되므로 반전되지 않는, 1 비트 오류 자동 수정 방법.
  17. 제 10 에 있어서, 상기 비교한 결과가 두 비트 이상이면 모든 비트 중 한 비트가 "1"이 되고 검사 결과가 "1"이 됨으로써 상기 모든 비트가 오류 비트 포인터가 되는, 1 비트 오류 자동 수정 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9442788B2 (en) 2013-03-15 2016-09-13 Samsung Electronics Co., Ltd. Bus protocol checker, system on chip including the same, bus protocol checking method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7123046B2 (en) * 2002-02-13 2006-10-17 Micron Technology, Inc Apparatus for adaptively adjusting a data receiver
JP2006244416A (ja) * 2005-03-07 2006-09-14 Fujitsu Ltd マスターノード及びスレーブノードを有する電子装置システム
TW200926612A (en) * 2007-12-07 2009-06-16 Univ Nat Chiao Tung Multi-mode parallelism data exchange method and its device
US11132251B2 (en) * 2012-05-31 2021-09-28 Samsung Electronics Co., Ltd. Enhanced checksum system

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3659089A (en) * 1970-12-23 1972-04-25 Ibm Error detecting and correcting system and method
US3699323A (en) * 1970-12-23 1972-10-17 Ibm Error detecting and correcting system and method
US4298982A (en) * 1980-06-03 1981-11-03 Rca Corporation Fault-tolerant interface circuit for parallel digital bus
US4348742A (en) * 1981-01-23 1982-09-07 Sperry Corporation High speed byte shifter error checking circuits
US4429391A (en) * 1981-05-04 1984-01-31 Bell Telephone Laboratories, Incorporated Fault and error detection arrangement
US4417339A (en) * 1981-06-22 1983-11-22 Burroughs Corporation Fault tolerant error correction circuit
US4556978A (en) * 1983-07-20 1985-12-03 Sperry Corporation Error checked high speed shift matrix
US5392299A (en) * 1992-01-15 1995-02-21 E-Systems, Inc. Triple orthogonally interleaed error correction system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9442788B2 (en) 2013-03-15 2016-09-13 Samsung Electronics Co., Ltd. Bus protocol checker, system on chip including the same, bus protocol checking method

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