JP4422153B2 - メモリーと接続する集積回路、方法、システム、プロセッサー、パッケージ集積回路 - Google Patents

メモリーと接続する集積回路、方法、システム、プロセッサー、パッケージ集積回路 Download PDF

Info

Publication number
JP4422153B2
JP4422153B2 JP2006539652A JP2006539652A JP4422153B2 JP 4422153 B2 JP4422153 B2 JP 4422153B2 JP 2006539652 A JP2006539652 A JP 2006539652A JP 2006539652 A JP2006539652 A JP 2006539652A JP 4422153 B2 JP4422153 B2 JP 4422153B2
Authority
JP
Japan
Prior art keywords
switch
pull
reference voltage
calibration
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006539652A
Other languages
English (en)
Other versions
JP2007520839A (ja
Inventor
ズムケーア，ジョン
チャンドラー，ジェイムズ
チアン，レイ
Original Assignee
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2007520839A publication Critical patent/JP2007520839A/ja
Application granted granted Critical
Publication of JP4422153B2 publication Critical patent/JP4422153B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Bipolar Transistors (AREA)
  • Magnetic Heads (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明の実施例は、一般に基準電圧の生成に関し、より詳細にはＤＤＲメモリーインターフェースのための内部基準電圧の生成に関する。
パッケージコストは、半導体素子のコストの多くの部分を占める。一般にパッケージのピン又は端子の数が多いほど、パッケージのコストは高くなる。更にパッケージのピン又は端子は、回路基板等との接続のための空間を必要とする。インターフェースのピン又は端子の必要性が減少すれば、パッケージコストは低下し、未使用のピンは、電源又は接地の特別のピン又は端子のような、異なる機能に割り当てられるだろう。
既知の電位を有する基準電圧は、未知の電位の入力信号と比較され、未知の電位に関し何らかの決定を行って良い。このような比較に用いられる基準電圧は、種々の方法で生成されて良い。外部で生成された基準電圧は、パッケージの基準電圧専用のピン又は端子を通じ、集積回路（ＩＣ）に結合され、パッケージ内の回路により利用されて良い。この場合、ＩＣの半導体ダイは、基準電圧専用のパッドを有し、パッケージの基準電圧ピン又は端子と結合する。
パッケージの基準電圧専用のピン又は端子の利用は、パッケージのコストを増大させる。また、基準電圧専用のピン又は端子の利用は、外部基準電圧専用のパッドを設けるため、ＩＣの半導体ダイのコストを増大させる。
電子素子技術連合評議会（JDEC Solid State Technology Association）、ディーディーアールツー・エスディーラム・スペシフィケーション（DD2 SDRAM SPACIFICATION）、電子素子技術連合評議会規格JESD79-2（JEDEC Standard JESD79-2）、（米国）、２００３年９月
本発明の実施例は、外部基準電圧（ＶＲＥＦ）、外部基準電圧（ＶＲＥＦ）ピン／端子をパッケージから排除し、及び外部基準電圧パッドを半導体ダイから排除し、一般にオフチップドライバー（ＯＣＤ）キャリブレーションを行うために利用される他のピン／端子から、内部基準電圧ＶＲＥＦを生成する。キャリブレーションピン／端子（ＯＣＤＨ及びＯＣＤＬ）の対は、電圧又はインピーダンスを提供し、ダブルデータレート（ＤＤＲ）ＩＩ規格に対応するメモリー素子を駆動する出力ドライバーを較正するために利用される。ＤＤＲＩＩ規格は、非特許文献１に記載されている。メモリー制御部では、あるキャリブレーション端子／ピンは、ＯＣＤプルアップキャリブレーションの基準となり、同時に他のキャリブレーション端子／ピンは、ＯＣＤプルダウンキャリブレーション端子の基準となる。これらのキャリブレーション端子／ピンは、メモリーを利用できない初期化又は周期的なキャリブレーションの間に利用される。ＯＣＤキャリブレーションの間、内部で生成された基準電圧（ＶＲＥＦ）は、メモリー制御部のデータを受信する入力受信部により利用されない。
ＯＣＤキャリブレーションが行われると、内部基準電圧ＶＲＥＦは生成され、そしてデータを受信するデジタル入力受信部で利用されて良い。この場合、内部基準電圧ＶＲＥＦは、入力されるデジタルデータ信号との比較、及び入力信号の論理レベル０又は１の判定のために利用される。つまり、内部基準電圧ＶＲＥＦの電位は、トリップポイント又はスイッチポイントとして動作する。例えば、トリップポイントより高い電位の入力信号は、論理レベル１であり、トリップポイントより低い電位の入力信号は、論理レベル０である。
本発明のある実施例では、メモリーと接続する集積回路が開示される。集積回路は、外部プルアップ抵抗と結合する第１のオフチップドライバーキャリブレーション端子、外部プルダウン抵抗と結合する第２のオフチップドライバーキャリブレーション端子、前記第１のオフチップドライバーキャリブレーション端子と基準電圧結合部の間に結合される第１のスイッチ、及び前記第２のオフチップドライバーキャリブレーション端子と前記基準電圧結合部の間に結合される第２のスイッチを有する。前記第１のスイッチ及び前記第２のスイッチは、選択的に閉じられ、データを受信するために入力信号と比較されて良い内部基準電圧を前記基準電圧結合部に生じる。前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、オフチップドライバーを較正する。そして、前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記オフチップドライバーを更に較正する。
本発明の別の実施例では、集積回路のメモリー接続方法が開示される。前記方法は、プルアップのオフチップドライバーキャリブレーションモードの場合、基準電圧結合部と結合されるべきプルアップキャリブレーション端子を選択しプルアップキャリブレーション電圧を提供する段階、及びオフチップドライバーのプルアップを較正する段階、プルダウンのオフチップドライバーキャリブレーションモードの場合、前記基準電圧結合部と結合されるべきプルダウンキャリブレーション端子を選択しプルダウンキャリブレーション電圧を提供する段階、及び前記オフチップドライバーのプルダウンを較正する段階、及び、データを受信する通常モードの場合、前記基準電圧結合部と結合されるべき前記プルアップキャリブレーション端子及び前記プルダウンキャリブレーション端子を選択し、基準電圧を提供する段階、及びデータ端子からデータを受信する段階を有する。
本発明の別の実施例では、システムが開示される。前記システムは、命令を実行しデータを処理するプロセッサー、前記プロセッサーからのデータを格納及び前記プロセッサーへのデータを読み出すダブルデータレートメモリー素子、第１の電源端子と結合される第１の端子を有する外部プルアップ抵抗、第２の電源端子と結合される第１の端子を有する外部プルダウン抵抗、前記ダブルデータレートメモリー素子と前記プロセッサーの間に結合されるメモリー制御部を有する。前記メモリー制御部は、前記外部プルアップ抵抗の第２の端子と結合されるプルアップキャリブレーション端子、前記外部プルダウン抵抗の第２の端子と結合されるプルダウンキャリブレーション端子、基準電圧結合部、前記プルアップキャリブレーション端子と結合される第１のスイッチ連結部及び前記基準電圧結合部と結合される第２のスイッチ連結部を有する第１のスイッチ、及び前記プルダウンキャリブレーション端子と結合される第１のスイッチ連結部及び前記基準電圧結合部と結合される第２のスイッチ連結部を有する第２のスイッチを有する。
本発明の更に別の実施例では、コンピューターシステムのプロセッサーが開示される。前記プロセッサーは、メモリーと接続するメモリー制御部を有し、前記メモリー制御部は、外部プルアップ抵抗と結合するプルアップキャリブレーション端子、外部プルダウン抵抗と結合するプルダウンキャリブレーション端子、基準電圧結合部、前記プルアップキャリブレーション端子と前記基準電圧結合部の間に結合される第１のスイッチ、及び前記プルダウンキャリブレーション端子と前記基準電圧結合部の間に結合される第２のスイッチを有する。
本発明の更に別の実施例では、メモリーと接続するパッケージ集積回路が開示される。前記パッケージ集積回路は、第１の外部抵抗と結合する第１のオフチップドライバーキャリブレーション端子、第２の外部抵抗と結合する第２のオフチップドライバーキャリブレーション端子、前記第１のオフチップドライバーキャリブレーション端子と並列に共に結合されるソース、及び基準電圧結合部と並列に共に結合されるドレインを有する第１の複数の電界効果トランジスター、及び前記第２のオフチップドライバーキャリブレーション端子と並列に共に結合されるドレイン、及び前記基準電圧結合部と並列に共に結合されるソースを有する第２の複数の電界効果トランジスターを有する。
以下に説明する本発明の実施例の詳細な説明では、本発明の完全な理解を目的とし、多くの特定事項が説明される。しかしながら、当業者には、本発明の実施例はこれら特定事項を備えることなく実施されて良いことが、明らかである。また、本発明の実施例の特長を不必要に不明瞭にしないため、周知の方法、手順、構成要素、及び回路は、詳細に説明されない。
図１は、本発明の実施例を利用して良い一般的なコンピューターシステム１００のブロック図を示す。コンピューターシステム１００は、中央演算処理装置（ＣＰＵ）１０１、キーボード、モデム、プリンター、外部記憶装置及び類似の物のような入力／出力装置（Ｉ／Ｏ）１０２、及びＣＲＴ又は画像ディスプレイのような表示装置（Ｍ）１０３を有する。表示装置（Ｍ）１０３は、コンピューター情報を映像又は音声形式のような人間が理解可能な形式で提供する。システム１００は、コンピューターシステム以外の多くの異なる電子システムであって良い。
図２Ａは、本発明の実施例を利用して良い中央演算処理装置１０１Ａのブロック図を示す。中央演算処理装置１０１Ａは、プロセッサー２０１、メモリー制御部２０２、及び図示されるように共に結合される第１のメモリーチャネルのＤＤＲメモリー２０４Ａを有する。中央演算処理装置１０１Ａは、第２のメモリーチャネルのＤＤＲメモリー２０４Ｂ、及び磁気ディスク装置２０６を更に有して良い。
ＤＤＲメモリー２０４Ａ及び２０４Ｂのそれぞれは、デュアルインラインメモリーモジュール（ＤＩＭＭ）又はシングルインラインメモリーモジュール（ＳＩＭＭ）等の１つ以上のメモリーモジュール（ＭＭ１−ＭＭｎ）であって良い。図２Ｃに示されるように、１つ以上のメモリーモジュール２５０は、端子２５４を備える回路基板２５１と結合される、ＳＩＭＭ又はＤＩＭＭのような１つ以上のＤＤＲメモリー素子２５２を有して良い。ＤＤＲメモリー２０４Ａ、２０４Ｂの１つ以上のメモリーモジュール２５０の１つ以上のメモリー素子２５２は、一般にダイナミックランダムアクセスメモリー（ＤＲＡＭ）であるが、類似の種類のメモリーインターフェースを備える他の種類の記憶装置であって良い。ＤＤＲメモリーは、スイッチポイント又はトリップポイントを利用し、論理レベルＨｉｇｈ（つまり、論理レベル１）と論理レベルＬｏｗ（つまり、論理レベル０）を区別する。スイッチポイント又はトリップポイントは、１及び０を区別するための単一の電位であり、例えば標準的なＴＴＬ又はＣＭＯＳロジックで利用される、１及び０を区別するための電位の対と対照的である。スイッチポイント又はトリップポイントは、単一の電位なので、波形は狭い電位範囲の振幅で済み、デジタルデータ（論理１及び０）を装置間でより速いデータレートで転送できる。
メモリー制御部２０２は、ＤＤＲメモリー制御部であり、ＤＤＲメモリーインターフェースをＤＤＲメモリー２０４Ａ及び２０４Ｂに提供する。磁気ディスク装置２０６は、フロッピー（登録商標）ディスク、ジップディスク、ＤＶＤディスク、ハードディスク、書き換え型光ディスク、フラッシュメモリー又は他の不揮発性記憶装置であって良い。
図２Ｂは、本発明の実施例を利用して良い別の中央演算処理装置１０１Ｂのブロック図を示す。中央演算処理装置１０１Ｂは、内部メモリー制御部２０２’を備えるプロセッサー２０１’、及び図示されるように共に結合される第１のメモリーチャネルのＤＤＲメモリー２０４Ａを有する。中央演算処理装置１０１Ｂは、第２のメモリーチャネルの第２のＤＤＲメモリー２０４Ｂ、及びディスク記憶装置２０６を更に有して良い。中央演算処理装置１０１Ａと比較して、プロセッサー２０１’は、内部メモリー制御部２０２’を有し、ＤＤＲメモリーインターフェースをＤＤＲメモリー２０４Ａ及び２０４Ｂに提供する。
プロセッサー２０１、２０１’は、１つ以上の演算実行部及び１つ以上のキャッシュメモリーのレベルを有して良い。キャッシュメモリーの他のレベルは、プロセッサーの外部にあって良く、及びメモリー制御部と接続されて良い。プロセッサー、１つ以上の演算実行部、又は各キャッシュメモリーの１つ以上のレベルは、ＤＤＲメモリーを備えるメモリー制御部を通じ、データ（命令を含む）を読み出し又は書き込んで良い。メモリー制御部と接続する場合には、アドレス、データ、ＤＤＲメモリーインターフェースの一部としてＤＤＲメモリーと結合される制御及びクロック信号が生じる。プロセッサー２０１、２０１’及びディスク記憶装置２０６は、両者ともＤＤＲメモリー２０４Ａ、２０４Ｂの情報を読み出し及び書き込んで良い。
メモリー制御部とメモリー２０４Ａ、２０４Ｂの間のデータフローの速度を上げるため、メモリー素子２５２の出力ドライバーは、最初に取り付けられた時に初期較正されて良く、例えば起動時等に以後周期的に較正されて良い。温度、処理の変化、及び経年劣化と同様にスルーレート及びメモリー制御部とメモリー素子の間のインピーダンスを補償するために、ドライバーを較正することが望ましい。そうしないと、電圧は装置間の長い線路で減衰し、例えばデータ転送エラーが生じる。
メモリー制御部は、キャリブレーション測定を実行でき、そしてメモリー素子２５２に信号を送り、メモリー素子の出力ドライバーのプルアップトランジスター及びプルダウントランジスターの電流量を調整する。つまり、トランジスターのインピーダンス又は抵抗の大きさは、トリップポイント又はスイッチポイントの近辺の所望のレベルを得るよう調整されて良い。この場合、メモリー素子内の出力ドライバーの較正は、メモリー制御部によりチップ外で実行される。これは、オフチップドライバー（ＯＣＤ）キャリブレーションと称される。オフチップドライバー（ＯＣＤ）キャリブレーションは、メモリー素子の出力ドライバー内のプルアップトランジスターのＯＣＤプルアップキャリブレーション及びメモリー素子の出力ドライバー内のプルダウントランジスターのＯＣＤプルダウンキャリブレーションを含む。
図３は、ＯＣＤプルアップキャリブレーション及びＯＣＤプルダウンキャリブレーションをメモリー制御部２０２、２０２’により実行する構成要素のブロック図を示す。ＯＣＤキャリブレーションは、メモリー２０４Ａ、２０４Ｂ内のメモリーモジュールのメモリー素子２５２内の出力ドライバーのような、メモリー素子内の出力ドライバーの電流量を調整するために利用される。キャリブレーションの間、データは、通常から出力ドライバーの駆動設定を調整するため、メモリー制御部からメモリー素子へ送信されて良い。メモリー制御部２０２、２０２’内のＯＣＤプルアップキャリブレーションのための要素は、図３の抵抗ＲＯＮＰＵ３０１で示されるように、メモリー素子２５２の出力ドライバー内のプルアップトランジスターのオン抵抗を較正するために利用される。メモリー制御部２０２、２０２’内のＯＣＤプルダウンキャリブレーションのための要素は、図３の抵抗ＲＯＮＰＤ３０２で示されるように、メモリー素子２５２の出力ドライバー内のプルダウントランジスターのオン抵抗を較正するために利用される。
メモリー制御部２０２、２０２’内のＯＣＤプルアップキャリブレーションのための要素は、外部プルアップ抵抗ＲＥＸＴＰＵ３１１の一方の端、トライステートドライバー３１４の出力、及び比較器３１８の第１の入力と結合されるＯＣＤ ＨｉｇｈキャリブレーションピンＯＣＤＨ３１０を有する。外部プルアップ抵抗ＲＥＸＴＰＵの他方の端は、正の電源電圧を供給する第１の電源端子又はＶＤＤＱと結合される。ＯＣＤプルアップキャリブレーションのための要素は、データ出力端子／ピンＤＱ１３１２及び比較器３１８の第２の入力と結合される出力を有するトライステートドライバー３１６を更に有する。データ出力端子／ピンＤＱ１３１２は、外部スタブ抵抗ＲＳＴＵＢ１３５１を通じて較正されるメモリー素子２５２の出力ドライバーと結合して良い。他の場合では、外部スタブ抵抗ＲＳＴＵＢ１３５１は、利用されない。
プルアップキャリブレーションの間、トライステートドライバー３１４及び３１６は、イネーブルされ、論理０レベルの入力を受信し、プルダウントランジスターをオンに切り替え、端子／ピン３１０及び３１２をロードする。メモリー素子２５２のドライバー内のプルアップトランジスターがオンになると、比較器３１８は、ＯＣＤ ＨｉｇｈキャリブレーションピンＯＣＤＨ３１０及びデータ出力端子／ピンＤＱ１３１２の電位を比較し、メモリー素子２５２のプルアップトランジスターの駆動電流量を調整すべきか否かを決定する。調整が必要な場合、データは、メモリー制御部からメモリー素子２５２へ送信され、メモリー素子２５２のプルアップトランジスターの駆動電流量を通常から調整し、そして再び比較する。データは、出力ドライバーのプルアップの増加インピーダンス又は抵抗の１つ以上の増加又は減少レベルを有して良い。この周期は、所望の設定が達成されるまで繰り返されて良い。
メモリー制御部２０２、２０２’によるＯＣＤプルダウンキャリブレーションのための要素は、外部プルダウン抵抗ＲＥＸＴＰＤ３２１の一方の端、トライステートドライバー３２４の出力、及び比較器３２８の第１の入力と結合されるＯＣＤ ＬｏｗキャリブレーションピンＯＣＤＬ３２０を有する。外部プルダウン抵抗ＲＥＸＴＰＤ３２１の他方の端は、負の電源電圧を有する第２の電源端子又はグランドに結合される。ＯＣＤプルダウンキャリブレーションのための要素は、データ出力端子／ピンＤＱ２３２２及び比較器３２８の第２の入力と結合される出力を有するトライステートドライバー３２６を更に有する。データ出力端子／ピンＤＱ２３２２は、外部スタブ抵抗ＲＳＴＵＢ２３５２を通じて較正されるメモリー素子２５２の出力ドライバーと結合して良い。他の場合では、外部スタブ抵抗ＲＳＴＵＢ２３５２は、利用されない。
プルダウンキャリブレーションの間、トライステートドライバー３２４及び３２６はイネーブルされ、論理１レベルの入力を受信し、プルアップトランジスターをオンに切り替え、端子／ピン３２０及び３２２をロードする。メモリー素子２５２のドライバー内のプルダウントランジスターがオンになると、比較器３２８は、ＯＣＤ ＬｏｗキャリブレーションピンＯＣＤＬ３２０及びデータ出力端子／ピンＤＱ２３２２の電位を比較し、メモリー素子２５２のプルダウントランジスターの駆動電流量を調整すべきか否かを決定する。調整が必要な場合、データは、メモリー制御部からメモリー素子２５２へ送信され、メモリー素子２５２のプルダウントランジスターの駆動電流量を通常から調整し、そして再び比較する。この周期は、所望の設定が達成されるまで繰り返されて良い。
外部プルアップ抵抗ＲＥＸＴＰＵ３１１は、プルアップターゲット抵抗及び外部スタブ抵抗ＲＳＴＵＢ１の抵抗値の合計と等しい抵抗値を有して良い。外部プルダウン抵抗ＲＥＸＴＰＤ３２１は、プルダウンターゲット抵抗及び外部スタブ抵抗ＲＳＴＵＢ２の抵抗値の合計と等しい抵抗値を有して良い。外部スタブ抵抗ＲＳＴＵＢ１及び外部スタブ抵抗ＲＳＴＵＢ２は、外部抵抗であり、データの完全性を提供する。各データビットＤＱｉは、メモリーとメモリー制御部の間のデータパスに外部スタブ抵抗を有し、一般にそれぞれの抵抗値は等しい。プルアップターゲット抵抗値及びプルダウンターゲット抵抗値は、一般に等しい。プルアップターゲット抵抗値及びプルダウンターゲット抵抗値は、１８Ω±３Ω、つまり１５から２１Ωの間の抵抗値に選択されて良い。
ＯＣＤ ＨｉｇｈキャリブレーションピンＯＣＤＨ３１０及びＯＣＤ ＬｏｗキャリブレーションピンＯＣＤＬ３２０は、ＯＣＤキャリブレーションに用いられ、またデジタル入力信号の論理レベルを検出するために入力受信部により利用される内部基準電圧（ＶＲＥＦ）を生成するために利用されても良い。つまり、ＯＣＤＨ端子／ピン３１０及びＯＣＤＬ端子／ピン３２０は、多機能であり、ＯＣＤキャリブレーション及び内部基準電圧の生成に利用される。
図４は、ＯＣＤＨ及びＯＣＤＬキャリブレーション端子／ピン（ＯＣＤＨ３１０及びＯＣＤＬ３２０）の対を用いて内部基準電圧（ＶＲＥＦ）を生成する原理を示すブロック図である。この場合、内部基準電圧ＶＲＥＦは、ＶＤＤＱ及びＶＳＳの間に設けられた分圧抵抗回路により内部で生成される。一般に分圧抵抗回路は、２つの等しい抵抗値を用い、ＶＤＤＱ及びＶＳＳの間の電圧を半分に分割する。ＯＣＤキャリブレーションモードの場合、キャリブレーション端子／ピン（ＯＣＤＨ３１０及びＯＣＤＬ３２０）の対は、生成されるキャリブレーション電圧をＯＣＤプルアップ比較器３１８及びＯＣＤプルダウン比較器３２８と結合するために用いられる。メモリー制御部がＯＣＤキャリブレーションモードでない場合（つまり通常モードの場合）、キャリブレーション端子／ピン（ＯＣＤＨ３１０及びＯＣＤＬ３２０）の対は、メモリー内のメモリー素子からデータを受信するために、内部基準電圧を生成するために利用される。
デジタル入力受信部４１４は、データ入力端子／ピンＤＱｉ４１４と結合される１つの入力及び内部基準電圧（ＶＲＥＦ）と結合されるもう１つの入力を有する。データ入力端子／ピンＤＱｉ４１４の電位が内部基準電圧（ＶＲＥＦ）の電位より高いか低いかに応じて、デジタル入力受信部４００は、デジタル論理レベルをＤＱｉ４１４の出力ＤＡＴＡ ＩＮ４１６に生成する。例えば、データ入力端子／ピンＤＱｉ４１４の電位が内部基準電圧（ＶＲＥＦ）の電位より高い場合、デジタル入力受信部４００は、論理レベルＨｉｇｈ（つまり、１）を出力ＤＡＴＡ ＩＮ４１６に生成して良い。データ入力端子／ピンＤＱｉ４１４の電位が内部基準電圧（ＶＲＥＦ）の電位より低い場合、デジタル入力受信部４００は、論理レベルＬｏｗ（つまり、０）を出力ＤＡＴＡ ＩＮ４１６に生成して良い。
スイッチの少なくとも１つの対は、キャリブレーションピンの機能を、ＯＣＤキャリブレーションモードと通常モードの間で切り替えるために利用される。本発明の実施例は、メモリー制御部がＯＣＤキャリブレーションモードでない場合に、スイッチの対を通じて、ＯＣＤ Ｌｏｗ及びＯＣＤ Ｈｉｇｈ端子／ピン（本願明細書ではＯＣＤＬ３２０及びＯＣＤＨ３１０とも称される）を共に結合することにより、内部基準電圧ＶＲＥＦを生成する。スイッチの対は、それらが閉じられた状態の時に、それらに関連する抵抗値を有して良い。
図５Ａ乃至５Ｃは、データが受信される時に、キャリブレーションモード（つまり、プルアップ及びプルダウンキャリブレーション）と通常モードの間で切り替えられる、メモリー制御部２０２、２０２’内のスイッチ５０１、５０２の対を示す。メモリー制御部内のスイッチのこの構成では、同一の結合部（ＶＲＥＦ５００）により、プルアップキャリブレーション電圧、プルダウンキャリブレーション電圧、及びデータ受信のための内部ＶＲＥＦを分配できる。この方法では、半導体素子内で分配された基準電圧の数は、モードに応じて選択される適切な電圧と共に削減されて良い。また、キャリブレーションの実行に特化した比較器３１８及び３２８は、必要ない。各入力受信部４００Ａ−４００ｎ内の比較器は、通常モードの間のデータ受信に加えて、キャリブレーションモードの間のキャリブレーションの実行に利用されて良い。
スイッチ５０１、５０２のそれぞれは、第１のスイッチ端子、第２のスイッチ端子、及び制御端子を有する。制御端子は、第１のスイッチ端子及び第２のスイッチ端子の間の開閉を制御する。スイッチ５０１は、プルアップキャリブレーション端子ＯＣＤＨ３１０及び基準電圧結合部５００の間に結合される。スイッチ５０１の第１のスイッチ端子は、プルアップキャリブレーション端子ＯＣＤＨ３１０と結合される。スイッチ５０１の第２のスイッチ端子は、基準電圧結合部５００と結合される。スイッチ５０１の制御端子は、スイッチ制御部５１０と結合される。スイッチ５０２は、プルダウンキャリブレーション端子ＯＣＤＬ３２０及び基準電圧結合部５００の間に結合される。スイッチ５０２の第１のスイッチ端子は、プルダウンキャリブレーション端子ＯＣＤＬ３２０と結合される。スイッチ５０２の第２のスイッチ端子は、基準電圧結合部５００と結合される。スイッチ５０２の制御端子は、スイッチ制御部５１０と結合される。
図５Ａでは、スイッチは、ＯＣＤプルアップキャリブレーションを提供するよう設定される。スイッチ制御部５１０からのスイッチ制御信号の受信に応じて、スイッチ５０１は閉じられ、スイッチ５０２は開けられる。スイッチ制御部５１０は、モードに応じる。この場合、スイッチ制御部５１０は、ＯＣＤプルアップキャリブレーションを実行するＯＣＤキャリブレーションモードになると、スイッチ制御信号を生成する。留意すべきは、スイッチ５０１は、並列に複数存在して良く、少なくとも１つは選択的に閉じられるということである。スイッチ５０２は、並列に複数存在して良く、図５Ａでは１つも閉じられていない。
図５Ａでは、トライステートドライバー３１４は、論理０の入力でイネーブルされ、プルダウン負荷をＯＣＤＨ端子／ピン３１０と結合する。外部抵抗ＲＥＸＴＰＵ３１１は、ＶＤＤＱ及びＯＣＤＨ端子／ピン３１０の間に結合され、そこにキャリブレーション電圧を生成する。ＯＣＤＨ端子／ピン３１０のキャリブレーション電圧は、スイッチ５０１を通じ結合部ＶＲＥＦ５００と実質的に結合され、スイッチ５０１には小電流が流れる。ＯＣＤＨ端子／ピン３１０及び結合部ＶＲＥＦ５００のキャリブレーション電圧は、入力受信部４００Ａ−４００ｎの比較器により利用され、上述のデータ端子／ピンＤＱ１３１２の場合と同様に、データバスの対応するデータ端子／ピンＤＱｉの電位と比較する。
データ端子／ピンＤＱｉのデータバスは、単方向又は双方向のデータバスであって良い。単方向データバスの場合、データ端子／ピンＤＱｉは、メモリー制御部へのデータ入力端子／ピンである。双方向のデータバスの場合、データ端子／ピンＤＱｉは、メモリー制御部のデータ入力／出力端子／ピンであり、それに結合されるオンチップの入力受信部及び出力ドライバーを有する。較正する対象であり及びデータ送信元であるオフチップ出力ドライバーは、対応するデータ端子／ピンＤＱｉと結合される出力を有する。
図５Ｂでは、スイッチは、ＯＣＤプルダウンキャリブレーションを提供するよう設定される。スイッチ制御部５１０からのスイッチ制御信号の受信に応じて、スイッチ５０１は開けられ、スイッチ５０２は閉じられる。スイッチ制御部５１０は、ＯＣＤプルダウンキャリブレーションを実行するＯＣＤキャリブレーションモードになると、スイッチ制御信号を生成する。留意すべきは、スイッチ５０１は、並列に複数存在して良く、１つも閉じられていないということである。スイッチ５０２は、並列に複数存在して良く、図５Ｂでは少なくとも１つは選択的に閉じられる。
図５Ｂでは、トライステートドライバー３２４は、論理１の入力でイネーブルされ、プルアップ負荷をＯＣＤＬ端子／ピン３２０と結合する。外部抵抗ＲＥＸＴＰＤ３２１は、グランド及びＯＣＤＬ端子／ピン３２０の間に結合され、そこにキャリブレーション電圧を生成する。ＯＣＤＬ端子／ピン３２０のキャリブレーション電圧は、スイッチ５０２を通じ結合部ＶＲＥＦ５００と実質的に結合され、スイッチ５０２には小電流が流れる。ＯＣＤＬ端子／ピン３２０及び結合部ＶＲＥＦ５００のキャリブレーション電圧は、入力受信部４００Ａ−４００ｎの比較器により利用され、上述のデータ端子／ピンＤＱ２３２２の場合と同様に、対応するデータ端子／ピンＤＱｉの電位と比較する。この方法では、各データ端子／ピンＤＱｉは、較正されるメモリーの各オフチップドライバー内にプルアップ及びプルダウンを有して良い。
図５Ｃでは、スイッチは、データ受信のための内部ＶＲＥＦを提供するよう設定される。スイッチ制御部５１０からのスイッチ制御信号の受信に応じて、スイッチ５０１は閉じられ、スイッチ５０２は閉じられる。スイッチ制御部５１０は、データをデータバスに送出しない時に、メモリーからデータを受信する通常モードになると、スイッチ制御信号を生成する。留意すべきは、スイッチ５０１は、並列に複数存在して良く、少なくとも１つは選択的に閉じられる。スイッチ５０２は、並列に複数存在して良く、少なくとも１つは選択的に閉じられる。
図５Ｃでは、トライステートドライバー３１４及び３２４は、ディスエーブルされ（つまりトライステート状態）、何れもＯＣＤＨ端子／ピン３１０又はＯＣＤＬ端子／ピン３２０から読み出しを行わないので、従ってそれらは図示されない。外部抵抗ＲＥＸＴＰＤ３２１は、グランド及びＯＣＤL端子／ピン３２０の間に結合されたままである。また外部抵抗ＲＥＸＴＰＵ３１１は、ＶＤＤＱ及びＯＣＤＨ端子／ピン３１０の間に結合されたままである。
外部抵抗ＲＥＸＴＰＵ３１１の抵抗値、スイッチ５０１のスイッチ抵抗、スイッチ５０２のスイッチ抵抗、及び外部抵抗ＲＥＸＴＰＤ３２１の抵抗値は、ＶＤＤＱ及びグランドの間の電圧を分割し、それを結合部ＶＲＥＦ５００と結合する。ある実施例では、入力受信部のスイッチポイントは、ＶＤＤＱ及びグランドの間の中点である。この場合、ＶＤＤＱ及びＶＲＥＦ５００の間の抵抗を、ＶＲＥＦ５００及びグランドの間の抵抗と等しく設定し、ＶＤＤＱ及びグランドの間の電圧をＶＲＥＦ５００の半分に分割することが望ましい。外部抵抗ＲＥＸＴＰＵ３１１の抵抗値と外部抵抗ＲＥＸＴＰＤ３２１の抵抗値が等しくなると、スイッチ５０１及び５０２のスイッチ抵抗は、等価になるよう調整され、ＶＤＤＱ及びグランドの間の電圧をＶＲＥＦ５００の半分に分割する。他の実施例では、スイッチポイントは、スイッチ５０１及び５０２のスイッチ抵抗に異なる値を用い、ＶＤＤＱ及びグランドの間の中点から補正されて良い。
結合部ＶＲＥＦ５００の内部基準電圧は、デジタル入力受信部４００の１つの入力と結合される。結合部ＶＲＥＦ５００の内部基準電圧は、デジタル入力受信部４００により利用され、ＤＱｉ４１４のようなデータ端子／ピンの電位と比較され、図４を参照して説明されたように、ＤＡＴＡ ＩＮ４１６を生成する。
本発明を実施する複数の方法が存在し、これらにはアナログスイッチ、パスゲート、又はトランジスターの利用が含まれる（但しこれらに制限されるものではない）。ある実施例では、並列に共に接続されるソース及び並列に共に接続されるドレインを備える、ＯＣＤＨ及びＶＲＥＦの間の第１の複数の電界効果トランジスター（ＦＥＴ）、並びに並列に共に接続されるソース及び並列に共に接続されるドレインを備える、ＶＲＥＦ及びＯＣＤＬの間の第２の複数の電界効果トランジスター（ＦＥＴ）は、ＶＲＥＦの選択可能な電位を生成するために利用されて良い。
一般にデータ受信（つまり、通常モード）では、ＶＲＥＦは、電源線ＶＤＤＱ及びグランドの間の通常の中点で生成されることが望ましい。オンとオフを切り替えられるトランジスターの数は、中間電位を実質的に達成するよう変化できる。しかしながら、ある場合には、例えば検査又は実験のような場合に、ＶＲＥＦの電位を中点から補正して設定することが望ましい。キャリブレーションモードでは、つまりＯＣＤプルアップキャリブレーション及びＯＣＤプルダウンキャリブレーションでは、ＶＲＥＦの電位は、それぞれキャリブレーションに設定される。キャリブレーションの間、電界効果トランジスター（ＦＥＴ）スイッチを流れる電流は、実質的にゼロに近いので、それらの両端の電圧降下は無視できる。
図６は、本発明の実施例を示す。この実施例では、ｐチャネル電界効果トランジスター（ＰＦＥＴ）は、ＯＣＤＬ端子／ピン３２０及びＶＲＥＦ５００の間及びＯＣＤＨ端子／ピン３１０及びＶＲＥＦ５００の間に用いられる。ＯＣＤＬ及びＯＣＤＨ端子／ピンの間の少なくとも２つのＰＦＥＴが共に導通する時、ＰＦＥＴは、内部基準電圧ＶＲＥＦを生成するために利用される。更に別の実施例では、ｎチャネル電界効果トランジスター（ＢＦＥＴ）により、ＰＦＥＴの１つ又は両方のセットを置き換えて良い。更に別の実施例では、ＰＦＥＴはＮＦＥＴを補完して良い。ＮＦＥＴのソース及びドレインは、ＰＥＦＴのソース及びドレインと並列に結合され、ゲートは共にオンに切り替えられるよう並列に結合される。他の実施例では、異なる種類のトランジスタースイッチ又は異なる種類のスイッチにより、ＰＥＦＴを置き換えて良い。
図６では、ＯＣＤ Ｈｉｇｈキャリブレーション端子／ピンＯＣＤＨ３１０及びＶＲＥＦ５００の間で、第１の複数のＰＦＥＴ６０１Ａ−６０１ｍのソースは共に並列に結合され、ドレインは共に並列に結合される。ＯＣＤ Ｌｏｗキャリブレーション端子／ピンＯＣＤＬ３２０及びＶＲＥＦ５００の間で、第２の複数のＰＦＥＴ６０２Ａ−６０２ｍのソースは共に並列に結合され、ドレインは共に並列に結合される。第１の複数のＰＦＥＴ６０１Ａ−６０１ｍの幅と長さは、スイッチが閉じられた時のスイッチ抵抗を変化させるため、それぞれ異なって良い。第２の複数のＰＦＥＴ６０２Ａ−６０２ｍの幅と長さもまた、スイッチが閉じられた時のスイッチ抵抗を変化させるため、それぞれ異なって良い。
ＰＦＥＴ６０１Ａ−６０１ｍ及びＰＦＥＴ６０２Ａ−６０２ｍは、同時に導通するトランジスターの数を選択的に制御することにより、及びトランジスターのゲートを駆動する制御信号６１０Ａ−６１０ｍ及び６１１Ａ−６１１ｍの電位を制御することにより、ＶＲＥＦ５００の選択可能な電位を生成するために利用されて良い。この方法では、ＯＣＤ Ｈｉｇｈキャリブレーション端子／ピンＯＣＤＨ３１０及びＶＲＥＦ５００の間の抵抗値を、ＶＲＥＦ５００及びＯＣＤ Ｌｏｗキャリブレーション端子／ピンＯＣＤＬ３２０の間の抵抗値と等しく設定し、電圧を２分の１に分割して良い。
スイッチ制御部５１０は、スイッチ制御信号ＰＤ０−ＰＤｍ、６１０Ａ−６１０ｍ及びスイッチ制御信号ＰＵ０−ＰＵｍ、６１１Ａ−６１１ｍを生成する時に、モード入力６５０に応じる。モード入力６５０が通常の場合、少なくとも１つのスイッチの対、つまりＰＦＥＴ６０１Ａ−６０１ｍの１つのＰＦＥＴを導通し、ＰＦＥＴ６０２Ａ−６０２ｍの１つのＰＦＥＴを導通することにより、内部基準電圧は、結合部ＶＲＥＦ５００に生成される。モード入力６５０がＯＣＤプルアップキャリブレーションの場合、プルアップキャリブレーション電圧は、結合部ＶＲＥＦ５００と結合され、ＰＦＥＴ６０１Ａ−６０１ｍの少なくとも１つ以上のＰＦＥＴを導通し、ＰＦＥＴ６０２Ａ−６０２ｍの何れも導通しない（つまり、６０２Ａ−６０２ｍは全てオフ）。モード入力６５０がＯＣＤプルダウンキャリブレーションの場合、プルダウンキャリブレーション電圧は、結合部ＶＲＥＦ５００と結合され、ＰＦＥＴ６０２Ａ−６０２ｍの少なくとも１つ以上のＰＦＥＴを導通し、ＰＦＥＴ６０１Ａ−６０１ｍの何れも導通しない（つまり、６０１Ａ−６０１ｍは全てオフ）。
ＶＲＥＦ５００は、複数の端子を有し、各デジタル入力受信部４００Ａ―４００ｎの入力と結合される。データ端子／ピンＤＱ１−ＤＱｎ ６１４Ａ−６１４ｎのそれぞれは、各デジタル入力受信部４００Ａ―４００ｎの他の入力と結合される。キャリブレーションモードの場合、ＯＣＤＨ端子／ピン３１０及びＯＣＤＬ端子／ピン３２０から結合部ＶＲＥＦ５００へ選択的に結合されるキャリブレーション電圧は、入力受信部４００Ａ―４００ｎの比較器により利用され、データ端子／ピンＤＱ１−ＤＱｎ ６１４Ａ−６１４ｎの電位と比較される。
データ端子／ピンＤＱ１−ＤＱｎ ６１４Ａ−６１４ｎのデータバスは、単方向又は双方向のデータバスであって良い。単方向データバスでは、データ端子／ピンＤＱ１−ＤＱｎ ６１４Ａ−６１４ｎはデータ入力端子／ピンである。双方向データバスでは、データ端子／ピンＤＱ１−ＤＱｎ ６１４Ａ−６１４ｎはメモリー制御部のデータ入力／出力端子／ピンであり、それに結合されるオンチップ入力受信部及び出力ドライバーを有する。較正する対象であり及びデータ送信元であるオフチップ出力ドライバーは、対応するデータ端子／ピンＤＱ１−ＤＱｎ ６１４Ａ−６１４ｎと結合される出力を有する。
データ端子／ピンＤＱ１−ＤＱｎ ６１４Ａ−６１４ｎのそれぞれは、較正されるメモリー素子の各オフチップドライバー内にプルアップ及びプルダウンを有する。通常モードでは、結合部ＶＲＥＦ５００と選択的に結合される基準電圧は、入力受信部４００Ａ―４００ｎの比較器により利用され、データ端子／ピンＤＱ１−ＤＱｎ ６１４Ａ−６１４ｎの電位と比較され、入力される信号の論理状態を決定する。
一般にデータ受信では、ＶＲＥＦは、電源線ＶＤＤＱ及びグランドの間の通常の中点で生成されることが望ましい。オンとオフを切り替えられるトランジスターの数は、中間電位を実質的に達成するよう、スイッチ制御部５１０により変化できる。しかしながら、ある場合には、例えば検査又は実験のような場合に、ＶＲＥＦの電位を中点から補正して設定することが望ましい。
通常モードで動作する場合、等しい電流量のＦＥＴを、ＯＣＤ Ｌｏｗ及びＯＣＤ Ｈｉｇｈピンに接続して良い。ＦＥＴのオン抵抗がプロセス、電圧、及び温度と共に変化しても、ＶＲＥＦ５００からＯＣＤＨ端子／ピン３１０の抵抗が、ＶＲＥＦ５００からＯＣＤＬ端子／ピン３２０の抵抗と等しくし、ＶＲＥＦの正確な中点を得るように、ＦＥＴを等価にすることが可能である。スイッチ制御部５１０はまた、スイッチ制御信号ＰＤ０−ＰＤｍ ６１０Ａ−６１０ｍ及びスイッチ制御信号ＰＵ０−ＰＵｍ ６１１Ａ−６１１ｍの種々の電位を生成し、ＰＦＥＴ６０１Ａ−６０１ｍ及びＰＦＥＴ６０２Ａ−６０２ｍのゲートに印加されるゲート電圧を変化し、そしてそれらＦＥＴが要求に応じてより等価になるよう又は等価にならないようＦＥＴの抵抗を変化させて良い。
キャリブレーションモードでは、ＯＣＤプルアップキャリブレーション及びＯＣＤプルダウンキャリブレーション、結合部ＶＲＥＦ５００の電位は、それぞれ上述のようにキャリブレーションのために設定される。キャリブレーションの間、電界効果トランジスター（ＦＥＴ）スイッチを流れる電流は、実質的にゼロに近づき、スイッチによる電圧降下は無視できる。
図７は、パッケージ集積回路７００を示す。パッケージ集積回路７００は、メモリー制御部２０２、メモリー制御部２０２’を有するプロセッサー２０１’、又はＤＤＲメモリーインターフェースを備える他の素子である。パッケージ集積回路７００は、半導体ダイ７０１及びパッケージ７０２を有する。パッケージ７０２は、ＯＣＤＨ端子／ピン７０４及びＯＣＤＬ端子／ピン７０６を有し、如何なる外部ＶＲＥＦ端子／ピンも有さない。ＯＣＤＨ端子／ピン７０４及びＯＣＤＬ端子／ピン７０６は、ピン又は異なる半導体パッケージの他の種類の端子であって良い。これらには、例えば、はんだバンプ、はんだボール、又は種々の種類のリード端子（例えば、直線のリード線、曲がったリード線、Ｊ字状リード、ガルウイング、Ｌ字状リード）及び半導体パッケージで用いられるリード線の無い端子がある。ＯＣＤＨ端子／ピン７０４及びＯＣＤＬ端子／ピン７０６は、選択的に複数の機能、つまりＯＣＤキャリブレーション及び内部ＶＲＥＦの生成を提供する。半導体ダイ７０１は、外部ＶＲＥＦ端子／ピンと接続するための如何なる外部ＶＲＥＦも備えない、ＯＣＤＨパッド７０７及びＯＣＤＬパッド７０９を有する。
本発明の実施例は、回路基板の素子の数を減少させ（例えば、分圧のための如何なる抵抗も有さない）、及びメモリー制御部のピン配列にあるピン（又はボールグリッド配列のボール配列にあるボール）の数を減少させる。本発明の実施例は、基準電圧を内部で生成し、精度を低下させず、又は複雑なアナログ回路を用いずに、外部ＶＲＥＦピン／端子を排除できる。
以上に説明し図示した特定の実施例は、単に説明を目的とし、広範な発明を制限するものではない。本発明は、図示され説明された特定の構成及び配置に限定されるものではない。当業者は、本発明に種々の変形がなされて良いことを理解するだろう。例えば、ＤＤＲメモリーインターフェースはＤＤＲメモリー制御部の範囲内で詳細に説明されたが、本発明の実施例は、類似の種類のインターフェースを有する他の種類の素子において実施できる。
本発明の実施例を利用して良い一般的なコンピューターシステムのブロック図を示す。 本発明の実施例を利用して良い中央演算処理装置のブロック図を示す。 本発明の実施例を利用して良い別の中央演算処理装置のブロック図を示す。 メモリー制御部により較正されて良い出力ドライバーを備えるメモリー素子を有するメモリーモジュールのブロック図を示す。 オフチップドライバー（ＯＣＤ）プルアップキャリブレーション及びオフチップドライバー（ＯＣＤ）プルダウンキャリブレーションをメモリー制御部において実行する構成要素のブロック図を示す。 ＯＣＤＨ及びＯＣＤＬキャリブレーション端子／ピンを用いて内部基準電圧生成の原理を示すブロック図である。 ＯＣＤモードでＯＣＤプルアップキャリブレーション電圧を生成するスイッチ設定のブロック図を示す。 ＯＣＤモードでＯＣＤプルダウンキャリブレーション電圧を生成するスイッチ設定のブロック図を示す。 通常モードで内部基準電圧を生成するスイッチ設定のブロック図を示す。 ＯＣＤモードでＯＣＤキャリブレーション電圧を提供し、通常モードで内部基準電圧を提供するトランジスタースイッチの例の図を示す。 外部基準電圧端子／ピンを持たないパッケージ集積回路のブロック図を示す。

Claims (33)

  1. メモリーと接続する集積回路であって、前記集積回路は、
    外部プルアップ抵抗に結合する第１のオフチップドライバーキャリブレーション端子、
    外部プルダウン抵抗に結合する第２のオフチップドライバーキャリブレーション端子、
    前記第１のオフチップドライバーキャリブレーション端子と基準電圧結合部の間に結合される第１のスイッチ、及び
    前記第２のオフチップドライバーキャリブレーション端子と前記基準電圧結合部の間に結合される第２のスイッチ
    を有する集積回路。
  2. 前記第１のスイッチ及び前記第２のスイッチは、選択的に閉じられ、データを受信するために入力信号と比較されて良い内部基準電圧を前記基準電圧結合部に生じる、請求項１記載の集積回路。
  3. 前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、オフチップドライバーを較正する、
    請求項２記載の集積回路。
  4. 前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記オフチップドライバーを更に較正する、
    請求項３記載の集積回路。
  5. 複数の入力受信部を更に有し、各入力受信部は、前記基準電圧結合部に結合される第１の入力及び複数のデータ端子の中の対応するデータ端子に結合される第２の入力を有する、
    請求項１記載の集積回路。
  6. 各入力受信部は、
    前記基準電圧結合部に結合される第１の入力及び前記対応するデータ端子に結合される第２の入力を有する比較器を有し、前記データ端子は、較正のためにオフチップ出力ドライバーに結合する、
    請求項５記載の集積回路。
  7. モード入力、前記第１のスイッチの制御入力に結合される第１の制御出力及び前記第２のスイッチの制御入力に結合される第２の制御出力を有するスイッチ制御部を更に有し、
    前記スイッチ制御部は、前記モード入力に応じて前記第１のスイッチ及び前記第２のスイッチの開閉を制御する、
    請求項１記載の集積回路。
  8. 前記第１のスイッチ及び前記第２のスイッチは、選択的に閉じられ、データを受信するために入力信号と比較される内部基準電圧を、前記基準電圧結合部に生じ、
    前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、オフチップドライバーを較正し、及び
    前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記オフチップドライバーを更に較正する、
    請求項７記載の集積回路。
  9. 前記集積回路は、メモリー制御部である、請求項１記載の集積回路。
  10. 前記集積回路は、プロセッサーである、請求項１記載の集積回路。
  11. 集積回路のメモリー接続方法であって、前記方法は、
    プルアップのオフチップドライバーキャリブレーションモードの場合、
    基準電圧結合部に結合されるべきプルアップキャリブレーション端子を選択しプルアップキャリブレーション電圧を提供する段階、及び
    オフチップドライバーのプルアップを較正する段階、
    プルダウンのオフチップドライバーキャリブレーションモードの場合、
    前記基準電圧結合部に結合されるべきプルダウンキャリブレーション端子を選択しプルダウンキャリブレーション電圧を提供する段階、及び
    前記オフチップドライバーのプルダウンを較正する段階、
    並びに、
    データを受信する通常モードの場合、
    前記基準電圧結合部に結合されるべき前記プルアップキャリブレーション端子及び前記プルダウンキャリブレーション端子を選択し、基準電圧を提供する段階、及び
    データ端子からデータを受信する段階
    を有する方法。
  12. 提供する段階、較正する段階及び受信する段階の前に、
    外部プルアップ抵抗を前記プルアップキャリブレーション端子に結合する段階、及び
    外部プルダウン抵抗を前記プルダウンキャリブレーション端子に結合する段階、
    を更に有する請求項１１記載の方法。
  13. 前記データ端子からデータを受信する段階は、
    前記基準電圧結合部の基準電圧を前記データ端子に入力される信号と比較する段階
    を有する、
    請求項１１記載の方法。
  14. 前記オフチップドライバーのプルアップを較正する段階は、
    前記基準電圧結合部のプルアップキャリブレーション電圧を前記データ端子に入力される信号と比較する段階
    を有する、
    請求項１３記載の方法。
  15. 前記オフチップドライバーのプルダウンを較正する段階は、
    前記基準電圧結合部のプルダウンキャリブレーション電圧を前記データ端子に入力される信号と比較する段階
    を有する、
    請求項１４記載の方法。
  16. システムであって、
    命令を実行しデータを処理するプロセッサー、
    前記プロセッサーからのデータを格納及び前記プロセッサーへのデータを読み出すダブルデータレートメモリー素子、
    第１の電源端子に結合される第１の端子を有する外部プルアップ抵抗、
    第２の電源端子に結合される第１の端子を有する外部プルダウン抵抗、
    前記ダブルデータレートメモリー素子と前記プロセッサーの間に結合されるメモリー制御部
    を有し、
    前記メモリー制御部は、
    前記外部プルアップ抵抗の第２の端子に結合されるプルアップキャリブレーション端子、
    前記外部プルダウン抵抗の第２の端子に結合されるプルダウンキャリブレーション端子、
    基準電圧結合部、
    前記プルアップキャリブレーション端子に結合される第１のスイッチ連結部及び前記基準電圧結合部に結合される第２のスイッチ連結部を有する第１のスイッチ、及び
    前記プルダウンキャリブレーション端子に結合される第１のスイッチ連結部及び前記基準電圧結合部に結合される第２のスイッチ連結部を有する第２のスイッチ、
    を有する、
    システム。
  17. 前記メモリー制御部は、前記プロセッサーから分離した集積回路である、請求項１６記載のシステム。
  18. 前記プロセッサーは集積回路であり、前記メモリー制御部を有する、請求項１６記載のシステム。
  19. 前記メモリー制御部は、
    モード入力、前記第１のスイッチの制御入力に結合される第１の制御出力及び前記第２のスイッチの制御入力に結合される第２の制御出力を有するスイッチ制御部を有し、
    前記スイッチ制御部は、前記モード入力に応じて前記第１のスイッチ及び前記第２のスイッチの開閉を制御する、請求項１６記載のシステム。
  20. 前記第１のスイッチ及び前記第２のスイッチは、選択的に閉じられ、データを受信するために入力信号と比較されて良い内部基準電圧を前記基準電圧結合部に生じ、
    前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、前記ダブルデータレートメモリー素子のドライバーを較正し、及び
    前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記ダブルデータレートメモリー素子のドライバーを較正する、
    請求項１９記載のシステム。
  21. コンピューターシステムのプロセッサーであって、
    前記プロセッサーは、メモリーと接続するメモリー制御部を有し、
    前記メモリー制御部は、
    外部プルアップ抵抗に結合するプルアップキャリブレーション端子、
    外部プルダウン抵抗に結合するプルダウンキャリブレーション端子、
    基準電圧結合部、
    前記プルアップキャリブレーション端子と前記基準電圧結合部の間に結合される第１のスイッチ、及び
    前記プルダウンキャリブレーション端子と前記基準電圧結合部の間に結合される第２のスイッチ
    を有する、
    プロセッサー。
  22. 前記メモリー制御部は、
    モード入力、前記第１のスイッチの制御入力に結合される第１の制御出力及び前記第２のスイッチの制御入力に結合される第２の制御出力を有するスイッチ制御部
    を有し、
    前記スイッチ制御部は、前記モード入力に応じて前記第１のスイッチ及び前記第２のスイッチの開閉を制御する、
    請求項２１記載のプロセッサー。
  23. 前記第１のスイッチ及び前記第２のスイッチは選択的に閉じられ、ＤＤＲメモリー素子のドライバーからデータを受信するために入力信号と比較されて良い内部基準電圧を前記基準電圧結合部に生じ、
    前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、前記ＤＤＲメモリー素子のドライバーを較正し、及び
    前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記ＤＤＲメモリー素子のドライバーを更に較正する、
    請求項２２記載のプロセッサー。
  24. メモリーと接続するパッケージ集積回路であって、前記パッケージ集積回路は、
    第１の外部抵抗に結合する第１のオフチップドライバーキャリブレーション端子、
    第２の外部抵抗に結合する第２のオフチップドライバーキャリブレーション端子、
    前記第１のオフチップドライバーキャリブレーション端子に並列に共に結合されるソース及び基準電圧結合部に並列に共に結合されるドレインを有する第１の複数の電界効果トランジスター、及び
    前記第２のオフチップドライバーキャリブレーション端子に並列に共に結合されるドレイン及び前記基準電圧結合部に並列に共に結合されるソースを有する第２の複数の電界効果トランジスター
    を有する、
    パッケージ集積回路。
  25. 前記第１の複数の電界効果トランジスター及び前記第２の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスターである、
    請求項２４記載のパッケージ集積回路。
  26. 前記第１の複数の電界効果トランジスター及び前記第２の複数の電界効果トランジスターは、ｎチャネル電界効果トランジスターである、
    請求項２４記載のパッケージ集積回路。
  27. 前記第１の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスターであり、及び
    前記第２の複数の電界効果トランジスターは、ｎチャネル電界効果トランジスターである、
    請求項２４記載のパッケージ集積回路。
  28. 前記第１の複数の電界効果トランジスターは、ｎチャネル電界効果トランジスターであり、及び
    前記第２の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスターである、
    請求項２４記載のパッケージ集積回路。
  29. 前記第１の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスター及びｎチャネル電界効果トランジスターであり、共に並列に結合されるソース及び共に並列に結合されるドレインを有し、及び
    前記第２の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスター及びｎチャネル電界効果トランジスターであり、共に並列に結合されるソース及び共に並列に結合されるドレインを有する、
    請求項２４記載のパッケージ集積回路。
  30. スイッチ制御部を更に有し、
    前記スイッチ制御部は、モード入力、前記第１の複数の電界効果トランジスターの対応するゲートに結合される第１の複数のスイッチ制御信号、前記第２の複数の電界効果トランジスターの対応するゲートに結合される第２の複数のスイッチ制御信号を有し、
    前記スイッチ制御部は、前記第１及び前記第２の複数の電界効果トランジスターのスイッチングを制御する、
    請求項２４記載のパッケージ集積回路。
  31. 前記基準電圧結合部に結合される第１の入力及びデータを受信する対応するデータ端子に結合される第２の入力をそれぞれ有する複数の入力受信部
    を更に有する請求項２４記載のパッケージ集積回路。
  32. 各入力受信部は、
    前記基準電圧結合部に結合される第１の入力及び対応するデータ端子に結合される第２の入力を有しオフチップ出力ドライバーのプルアップ及びプルダウンを較正する比較器
    を有する、
    請求項３１記載のパッケージ集積回路。
  33. 各入力受信部の前記比較器は、前記基準結合部の基準電圧を前記対応するデータ端子の入力信号と比較することにより、更にデータを受信する、
    請求項３２記載のパッケージ集積回路。
JP2006539652A 2003-11-14 2004-11-05 メモリーと接続する集積回路、方法、システム、プロセッサー、パッケージ集積回路 Expired - Fee Related JP4422153B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/714,075 US7095245B2 (en) 2003-11-14 2003-11-14 Internal voltage reference for memory interface
PCT/US2004/036825 WO2005050656A1 (en) 2003-11-14 2004-11-05 Internal voltage reference for memory interface

Publications (2)

Publication Number Publication Date
JP2007520839A JP2007520839A (ja) 2007-07-26
JP4422153B2 true JP4422153B2 (ja) 2010-02-24

Family

ID=34573880

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006539652A Expired - Fee Related JP4422153B2 (ja) 2003-11-14 2004-11-05 メモリーと接続する集積回路、方法、システム、プロセッサー、パッケージ集積回路

Country Status (8)

Country Link
US (1) US7095245B2 (ja)
EP (1) EP1683156B1 (ja)
JP (1) JP4422153B2 (ja)
CN (1) CN1906696B (ja)
AT (1) ATE386326T1 (ja)
DE (1) DE602004011809T2 (ja)
TW (1) TWI294217B (ja)
WO (1) WO2005050656A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101331404B (zh) * 2005-12-15 2011-05-11 爱德万测试株式会社 测试装置以及测试电路卡
US7729168B2 (en) 2007-06-28 2010-06-01 Intel Corporation Reduced signal level support for memory devices
US20090009212A1 (en) * 2007-07-02 2009-01-08 Martin Brox Calibration system and method
US7936812B2 (en) * 2007-07-02 2011-05-03 Micron Technology, Inc. Fractional-rate decision feedback equalization useful in a data transmission system
KR101001635B1 (ko) * 2008-06-30 2010-12-17 주식회사 하이닉스반도체 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법
US7830285B2 (en) * 2008-07-10 2010-11-09 Lantiq Deutschland Gmbh Circuit with calibration circuit portion
US7859298B1 (en) * 2009-06-30 2010-12-28 Intel Corporation Method and system to facilitate configurable input/output (I/O) termination voltage reference
US9104540B2 (en) * 2011-12-23 2015-08-11 Intel Corporation Dynamic memory performance throttling
US8797084B2 (en) 2012-08-31 2014-08-05 International Business Machines Corporation Calibration schemes for charge-recycling stacked voltage domains
US9715467B2 (en) 2012-11-26 2017-07-25 Rambus Inc. Calibration protocol for command and address bus voltage reference in low-swing single-ended signaling
CN104076896B (zh) * 2014-06-24 2016-09-21 北京空间机电研究所 一种高等级ddr供电电路
CN105321577B (zh) * 2015-11-26 2018-09-14 上海兆芯集成电路有限公司 数据接收芯片
CN105304110B (zh) * 2015-11-26 2019-02-12 上海兆芯集成电路有限公司 数据接收芯片的控制方法
CN105489235B (zh) * 2015-11-26 2019-04-09 上海兆芯集成电路有限公司 数据接收芯片
CN105469817B (zh) * 2015-11-26 2018-06-12 上海兆芯集成电路有限公司 数据接收芯片
US9911469B1 (en) * 2016-11-10 2018-03-06 Micron Technology, Inc. Apparatuses and methods for power efficient driver circuits
CN107315442B (zh) 2017-06-30 2019-04-30 上海兆芯集成电路有限公司 控制器与参考电压产生方法
KR20190099933A (ko) * 2018-02-20 2019-08-28 삼성전자주식회사 외부의 전압을 기반으로 동작 모드를 결정하는 메모리 장치 및 그 동작방법
CN110597529A (zh) * 2019-09-29 2019-12-20 上海菱沃铂智能技术有限公司 一种用于微控制器参数校准的烧录器及烧录方法
JP7369597B2 (ja) * 2019-11-11 2023-10-26 ニデックインスツルメンツ株式会社 エンコーダ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5206140A (en) * 1988-06-24 1993-04-27 Research Corporation Technologies, Inc. Assay for soluble crosslinked fibrin polymers
EP0586207B1 (en) 1992-08-31 1997-03-26 STMicroelectronics, Inc. Integrated circuit output driver
US6137720A (en) 1997-11-26 2000-10-24 Cypress Semiconductor Corporation Semiconductor reference voltage generator having a non-volatile memory structure
US6309888B1 (en) * 1998-09-04 2001-10-30 Leuven Research & Development Vzw Detection and determination of the stages of coronary artery disease
US6226205B1 (en) 1999-02-22 2001-05-01 Stmicroelectronics, Inc. Reference voltage generator for an integrated circuit such as a dynamic random access memory (DRAM)
US6246258B1 (en) * 1999-06-21 2001-06-12 Xilinx, Inc. Realizing analog-to-digital converter on a digital programmable integrated circuit
US6316980B1 (en) 2000-06-30 2001-11-13 Intel Corporation Calibrating data strobe signal using adjustable delays with feedback
US6445245B1 (en) * 2000-10-06 2002-09-03 Xilinx, Inc. Digitally controlled impedance for I/O of an integrated circuit device
JP4128763B2 (ja) 2000-10-30 2008-07-30 株式会社東芝 電圧切り替え回路
US6456544B1 (en) 2001-03-30 2002-09-24 Intel Corporation Selective forwarding of a strobe based on a predetermined delay following a memory read command
US6617895B2 (en) 2001-03-30 2003-09-09 Intel Corporation Method and device for symmetrical slew rate calibration
US6629225B2 (en) 2001-05-31 2003-09-30 Intel Corporation Method and apparatus for control calibration of multiple memory modules within a memory channel
US6918048B2 (en) 2001-06-28 2005-07-12 Intel Corporation System and method for delaying a strobe signal based on a slave delay base and a master delay adjustment
US6581017B2 (en) 2001-06-28 2003-06-17 Intel Corporation System and method for minimizing delay variation in double data rate strobes
US6636821B2 (en) * 2001-07-03 2003-10-21 International Business Machines Corporation Output driver impedance calibration circuit
US6461828B1 (en) * 2001-09-04 2002-10-08 Syn X Pharma Conjunctive analysis of biological marker expression for diagnosing organ failure
US6965529B2 (en) 2002-06-21 2005-11-15 Intel Coproration Memory bus termination
US7036053B2 (en) 2002-12-19 2006-04-25 Intel Corporation Two dimensional data eye centering for source synchronous data transfers
US6922077B2 (en) 2003-06-27 2005-07-26 Intel Corporation Hybrid compensated buffer design

Also Published As

Publication number Publication date
DE602004011809D1 (de) 2008-03-27
WO2005050656A1 (en) 2005-06-02
TW200529559A (en) 2005-09-01
CN1906696A (zh) 2007-01-31
TWI294217B (en) 2008-03-01
CN1906696B (zh) 2010-05-05
EP1683156A1 (en) 2006-07-26
JP2007520839A (ja) 2007-07-26
EP1683156B1 (en) 2008-02-13
ATE386326T1 (de) 2008-03-15
DE602004011809T2 (de) 2009-02-05
US7095245B2 (en) 2006-08-22
US20050104624A1 (en) 2005-05-19

Similar Documents

Publication Publication Date Title
JP4422153B2 (ja) メモリーと接続する集積回路、方法、システム、プロセッサー、パッケージ集積回路
US8766664B2 (en) Semiconductor device including output circuit constituted of plural unit buffer circuits in which impedance thereof are adjustable
US7548087B2 (en) Impedance adjusting circuit and impedance adjusting method
US7755366B2 (en) Calibration circuit, semiconductor device including the same, and method of adjusting output characteristics of semiconductor device
US7317328B2 (en) Test device for on die termination
US20110193590A1 (en) Semiconductor device and circuit board having the semiconductor device mounted thereon
US7598762B2 (en) Semiconductor driver circuit with signal swing balance and enhanced testing
US8878564B2 (en) Impedance adjustment circuit with correction circuit for semiconductor device
US8120381B2 (en) Impedance adjusting device
US9047927B2 (en) Semiconductor device latching data signal in response to strobe signal and information processing system including the same
US20060255830A1 (en) On-die termination apparatus
JP2011101143A (ja) 半導体装置及びそのシステムとキャリブレーション方法
KR100661939B1 (ko) 데이터 수신기를 적응성 조절하는 방법 및 장치
JP2015076655A (ja) 半導体装置
US9871518B2 (en) Memory interface circuit capable of controlling driving ability and associated control method
CN111406285A (zh) 用于在存储器件中产生交错延迟的系统和方法
JPH08298722A (ja) 半導体装置および半導体装置の内部電源電位の調整方法
US11967355B2 (en) Systems for reducing inconsistencies across current mirror
US11804255B2 (en) Amplifier input pair protection
US7197684B2 (en) Single-ended transmission for direct access test mode within a differential input and output circuit
KR20080076194A (ko) 셀프 캘리브레이션 동작 테스트 방법 및 테스트회로
KR20060036512A (ko) 입력 및 출력이 공유된 스택 메모리 장치 및 그 테스트 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091014

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091203

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121211

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees