JP2003347860A - 差動出力バッファ、差動入力バッファ、半導体集積回路、及び回路基板 - Google Patents
差動出力バッファ、差動入力バッファ、半導体集積回路、及び回路基板Info
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- JP2003347860A JP2003347860A JP2002155245A JP2002155245A JP2003347860A JP 2003347860 A JP2003347860 A JP 2003347860A JP 2002155245 A JP2002155245 A JP 2002155245A JP 2002155245 A JP2002155245 A JP 2002155245A JP 2003347860 A JP2003347860 A JP 2003347860A
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Abstract
(57)【要約】
【課題】 差動信号を受信した際の、クロスポイント電
位の基準電圧からのずれが大きければ差動入力バッファ
等が誤動作する。ＨＨ又はＬＬ検出で制御トリガ信号を
抑止しても動作周波数が高ければ検出回路自体が誤動作
を引き起こす。 【解決手段】 差動出力バッファ１０は、正側出力バッ
ファ１１Ｐ、負側出力バッファ１１Ｎを含み、各出力バ
ッファは出力段、可変ディレイゲート１１４、固定ディ
レイゲート１１５を有し１１４、１１５の出力でトラン
ジスタ１１２、１１３のゲートを制御し、差動入力バッ
ファブロック２０は正側、負側の出力を受ける差動入力
バッファ２１と、正側信号と基準電圧３１を入力とする
差動入力バッファ２２、負側信号と基準電圧を入力とす
る差動入力バッファ２３、位相比較器２８を有し、比較
結果を制御クロック、データとし可変ディレイゲート１
１４の遅延を増加させ、クロスポイント電位を基準電圧
に合わせる。
位の基準電圧からのずれが大きければ差動入力バッファ
等が誤動作する。ＨＨ又はＬＬ検出で制御トリガ信号を
抑止しても動作周波数が高ければ検出回路自体が誤動作
を引き起こす。 【解決手段】 差動出力バッファ１０は、正側出力バッ
ファ１１Ｐ、負側出力バッファ１１Ｎを含み、各出力バ
ッファは出力段、可変ディレイゲート１１４、固定ディ
レイゲート１１５を有し１１４、１１５の出力でトラン
ジスタ１１２、１１３のゲートを制御し、差動入力バッ
ファブロック２０は正側、負側の出力を受ける差動入力
バッファ２１と、正側信号と基準電圧３１を入力とする
差動入力バッファ２２、負側信号と基準電圧を入力とす
る差動入力バッファ２３、位相比較器２８を有し、比較
結果を制御クロック、データとし可変ディレイゲート１
１４の遅延を増加させ、クロスポイント電位を基準電圧
に合わせる。
Description
【０００１】
【発明の属する技術分野】本発明は正負の一組の信号を
送信する差動出力バッファ、これを受信する差動入力バ
ッファ、少なくともこれらの何れかを含む半導体集積回
路、回路基板に関し、特に差動信号のクロスポイント電
位を基準電圧に自動調整する為の差動出力バッファ、差
動入力バッファ、少なくともこれらの何れかを含む半導
体集積回路、回路基板に関する。
送信する差動出力バッファ、これを受信する差動入力バ
ッファ、少なくともこれらの何れかを含む半導体集積回
路、回路基板に関し、特に差動信号のクロスポイント電
位を基準電圧に自動調整する為の差動出力バッファ、差
動入力バッファ、少なくともこれらの何れかを含む半導
体集積回路、回路基板に関する。
【０００２】
【従来の技術】図１４の点線ブロックを除いた部分は、
コンピューター等のＬＳＩ間を正負一組の差動形式で伝
送する例を示したものである。入力側ＬＳＩ２００の差
動入力バッファ２１は正負一組の差動入力信号の電圧が
交差する点（クロスポイント電位）を検知して動作する
が、信号が、同時にＬｏｗレベル(又はＨｉｇｈレベル)
になるなど、信号間の電位差が、差動入力バッファ２１
で検出できる限界以下になった場合、出力信号は僅かな
ノイズによって誤動作してしまう。
コンピューター等のＬＳＩ間を正負一組の差動形式で伝
送する例を示したものである。入力側ＬＳＩ２００の差
動入力バッファ２１は正負一組の差動入力信号の電圧が
交差する点（クロスポイント電位）を検知して動作する
が、信号が、同時にＬｏｗレベル(又はＨｉｇｈレベル)
になるなど、信号間の電位差が、差動入力バッファ２１
で検出できる限界以下になった場合、出力信号は僅かな
ノイズによって誤動作してしまう。
【０００３】これは、出力側ＬＳＩ１００側の電源がＯ
ＦＦしている場合にも起こりうる。即ち、出力バッファ
回路のトランジスタの特性や回路構成、電源ノイズなど
によって、交差する点がずれるためである。
ＦＦしている場合にも起こりうる。即ち、出力バッファ
回路のトランジスタの特性や回路構成、電源ノイズなど
によって、交差する点がずれるためである。
【０００４】
【発明が解決しようとする課題】交差する点がずれるの
は避けられないため、差動入力バッファ２１で受信した
信号を内部論理で使用する際に、フリップフロップ（Ｆ
Ｆ）でラッチするタイミングを考慮したり、一定以上の
時間検出した場合にのみ有効とすることが考えられる。
は避けられないため、差動入力バッファ２１で受信した
信号を内部論理で使用する際に、フリップフロップ（Ｆ
Ｆ）でラッチするタイミングを考慮したり、一定以上の
時間検出した場合にのみ有効とすることが考えられる。
【０００５】しかし、差動形式で受信する信号がストロ
ーブ信号の様にそれ自体が入力側の回路動作のトリガと
なる制御信号であればＦＦでのサンプリングタイミング
を調整するというわけにはいかず、クロスポイントのず
れが大きくなった場合の誤動作が直接機能障害となると
いう問題がある。
ーブ信号の様にそれ自体が入力側の回路動作のトリガと
なる制御信号であればＦＦでのサンプリングタイミング
を調整するというわけにはいかず、クロスポイントのず
れが大きくなった場合の誤動作が直接機能障害となると
いう問題がある。
【０００６】又、図１４に示す様に、基準電圧Ｖｒｅｆ
と、正負一組の差動信号両方を比較し、両方がＨｉｇｈ
又はＬｏｗであることを検出する回路（ＨＨ検出回路、
または、ＬＬ検出回路）を設けて誤動作期間の差動入力
バッファ２１の出力信号を抑止する（＃ディスエイブル
による抑止）ことも考えられる。
と、正負一組の差動信号両方を比較し、両方がＨｉｇｈ
又はＬｏｗであることを検出する回路（ＨＨ検出回路、
または、ＬＬ検出回路）を設けて誤動作期間の差動入力
バッファ２１の出力信号を抑止する（＃ディスエイブル
による抑止）ことも考えられる。
【０００７】しかし、動作周波数の向上により、タイミ
ング設計が厳しくなり、クロスポイントのずれが大きく
なった場合、ＨＨ又はＬＬ検出回路自体が誤動作を引き
起こす問題があった。
ング設計が厳しくなり、クロスポイントのずれが大きく
なった場合、ＨＨ又はＬＬ検出回路自体が誤動作を引き
起こす問題があった。
【０００８】また、バス接続された信号線では、正負両
方の信号がＨｉｇｈになった場合は、バスが使用されて
いない状態を示す意味を持たせてこれを機能上の論理に
も使用したいという要求もあるが上記誤動作のため使用
できない。
方の信号がＨｉｇｈになった場合は、バスが使用されて
いない状態を示す意味を持たせてこれを機能上の論理に
も使用したいという要求もあるが上記誤動作のため使用
できない。
【０００９】
【課題を解決するための手段】本発明の第１の差動出力
バッファは、ポジティブ側出力バッファとこれと逆極性
の信号を出力するネガティブ側出力バッファとを含む差
動出力バッファであって、前記ポジティブ側出力バッフ
ァ及びネガティブ側出力バッファのそれぞれは、オンオ
フ制御のレベルが互いに逆転した二つのトランジスタが
トーテムポール接続された出力段と、外部から増減指示
を受けて遅延時間を変更出来る可変遅延回路と、遅延時
間が一定の固定遅延回路とを有し、前記ポジティブ側出
力バッファは、送信する信号のポジティブ出力を受け、
これを前記可変遅延回路及び前記固定遅延回路に入力
し、可変遅延回路出力で前記出力段の一方のトランジス
タのオンオフ制御を行い、固定遅延回路出力で前記出力
段の他方のトランジスタのオンオフ制御を行い、前記ネ
ガティブ側出力バッファは、送信する信号のネガティブ
出力を受け、ポジティブ側出力バッファと同様に出力段
のトランジスタのオンオフ制御を行うことを特徴とす
る。
バッファは、ポジティブ側出力バッファとこれと逆極性
の信号を出力するネガティブ側出力バッファとを含む差
動出力バッファであって、前記ポジティブ側出力バッフ
ァ及びネガティブ側出力バッファのそれぞれは、オンオ
フ制御のレベルが互いに逆転した二つのトランジスタが
トーテムポール接続された出力段と、外部から増減指示
を受けて遅延時間を変更出来る可変遅延回路と、遅延時
間が一定の固定遅延回路とを有し、前記ポジティブ側出
力バッファは、送信する信号のポジティブ出力を受け、
これを前記可変遅延回路及び前記固定遅延回路に入力
し、可変遅延回路出力で前記出力段の一方のトランジス
タのオンオフ制御を行い、固定遅延回路出力で前記出力
段の他方のトランジスタのオンオフ制御を行い、前記ネ
ガティブ側出力バッファは、送信する信号のネガティブ
出力を受け、ポジティブ側出力バッファと同様に出力段
のトランジスタのオンオフ制御を行うことを特徴とす
る。
【００１０】本発明の第２の差動出力バッファは、前記
第１の差動出力バッファであって、前記ポジティブ側出
力バッファ及び前記ネガティブ側出力バッファにおい
て、前記出力段のトーテムポール出力を内部出力とし、
これでオンオフ制御されるトランジスタを設け、このト
ランジスタを各バッファの出力トランジスタとしたこと
を特徴とする。
第１の差動出力バッファであって、前記ポジティブ側出
力バッファ及び前記ネガティブ側出力バッファにおい
て、前記出力段のトーテムポール出力を内部出力とし、
これでオンオフ制御されるトランジスタを設け、このト
ランジスタを各バッファの出力トランジスタとしたこと
を特徴とする。
【００１１】本発明の第３の差動出力バッファは、前記
第１、又は第２の差動出力バッファであって、前記ポジ
ティブ側出力バッファ及び前記ネガティブ側出力バッフ
ァにおいて、前記固定遅延回路を別に設けるのでなく、
前記可変遅延回路の遅延用のゲート列の途中の所定ゲー
トからの出力を固定遅延出力とし、これで前記出力段の
他方のトランジスタのオンオフを制御することを特徴と
する。
第１、又は第２の差動出力バッファであって、前記ポジ
ティブ側出力バッファ及び前記ネガティブ側出力バッフ
ァにおいて、前記固定遅延回路を別に設けるのでなく、
前記可変遅延回路の遅延用のゲート列の途中の所定ゲー
トからの出力を固定遅延出力とし、これで前記出力段の
他方のトランジスタのオンオフを制御することを特徴と
する。
【００１２】本発明の第４の差動出力バッファは、ポジ
ティブ側出力バッファとこれと逆極性の信号を出力する
ネガティブ側出力バッファとを含む差動出力バッファで
あって、前記ポジティブ側出力バッファ及びネガティブ
側出力バッファのそれぞれは、入力された信号の立ち上
がり及び立ち下がりの微分出力を作成する回路と、外部
から増減指示を受けて遅延時間を変更出来る可変遅延回
路と、遅延時間が一定の固定遅延回路と、セットリセッ
ト出来る状態記憶素子と、オンオフ制御レベルが互いに
逆転した二つのトランジスタがトーテムポール接続され
た出力段とを有し、前記ポジティブ側出力バッファは、
送信する信号のポジティブ出力が入力され、微分回路の
一方の出力を可変遅延回路、他方の出力を固定遅延回路
に入力し、固定遅延回路出力及び可変遅延回路出力で前
記状態記憶素子をセット、リセットし、状態記憶素子の
出力で前記出力段の両方のトランジスタのスイッチ動作
を行ない、前記ネガティブ側出力バッファは、送信する
信号のネガティブ出力が入力され、ポジティブ側出力バ
ッファと同様に出力段の両方のトランジスタのスイッチ
動作を行なうことを特徴とする。
ティブ側出力バッファとこれと逆極性の信号を出力する
ネガティブ側出力バッファとを含む差動出力バッファで
あって、前記ポジティブ側出力バッファ及びネガティブ
側出力バッファのそれぞれは、入力された信号の立ち上
がり及び立ち下がりの微分出力を作成する回路と、外部
から増減指示を受けて遅延時間を変更出来る可変遅延回
路と、遅延時間が一定の固定遅延回路と、セットリセッ
ト出来る状態記憶素子と、オンオフ制御レベルが互いに
逆転した二つのトランジスタがトーテムポール接続され
た出力段とを有し、前記ポジティブ側出力バッファは、
送信する信号のポジティブ出力が入力され、微分回路の
一方の出力を可変遅延回路、他方の出力を固定遅延回路
に入力し、固定遅延回路出力及び可変遅延回路出力で前
記状態記憶素子をセット、リセットし、状態記憶素子の
出力で前記出力段の両方のトランジスタのスイッチ動作
を行ない、前記ネガティブ側出力バッファは、送信する
信号のネガティブ出力が入力され、ポジティブ側出力バ
ッファと同様に出力段の両方のトランジスタのスイッチ
動作を行なうことを特徴とする。
【００１３】本発明の第５の差動出力バッファは、ポジ
ティブ側出力バッファとこれと逆極性の信号を出力する
ネガティブ側出力バッファとを含む差動出力バッファで
あって、前記ポジティブ側出力バッファ及びネガティブ
側出力バッファのそれぞれは、入力された信号の立ち上
がり及び立ち下がりの微分出力を作成する回路と、外部
から増減指示を受けて遅延時間を変更出来る可変遅延回
路と、遅延時間が一定の固定遅延回路と、セットリセッ
ト出来る状態記憶素子と、出力トランジスタとを有し、
前記ポジティブ側出力バッファは、送信する信号のポジ
ティブ出力が入力され、微分回路の一方の出力を可変遅
延回路、他方の出力を固定遅延回路に入力し、固定遅延
回路出力及び可変遅延回路出力で状態記憶素子をセッ
ト、リセットし、状態記憶素子の出力で出力トランジス
タのスイッチ動作を行ない、前記ネガティブ側出力バッ
ファは、送信する信号のネガティブ出力が入力され、ポ
ジティブ側出力バッファと同様に出力トランジスタのス
イッチ動作を行なうことを特徴とする。
ティブ側出力バッファとこれと逆極性の信号を出力する
ネガティブ側出力バッファとを含む差動出力バッファで
あって、前記ポジティブ側出力バッファ及びネガティブ
側出力バッファのそれぞれは、入力された信号の立ち上
がり及び立ち下がりの微分出力を作成する回路と、外部
から増減指示を受けて遅延時間を変更出来る可変遅延回
路と、遅延時間が一定の固定遅延回路と、セットリセッ
ト出来る状態記憶素子と、出力トランジスタとを有し、
前記ポジティブ側出力バッファは、送信する信号のポジ
ティブ出力が入力され、微分回路の一方の出力を可変遅
延回路、他方の出力を固定遅延回路に入力し、固定遅延
回路出力及び可変遅延回路出力で状態記憶素子をセッ
ト、リセットし、状態記憶素子の出力で出力トランジス
タのスイッチ動作を行ない、前記ネガティブ側出力バッ
ファは、送信する信号のネガティブ出力が入力され、ポ
ジティブ側出力バッファと同様に出力トランジスタのス
イッチ動作を行なうことを特徴とする。
【００１４】本発明の第６の差動出力バッファは、前記
第１乃至第５の何れかの差動出力バッファであって、前
記ポジティブ側出力バッファ及び前記ネガティブ側出力
バッファの可変遅延回路が、複数のゲートがカスケード
接続されたゲート列と、外部からの増減指示により値を
増減するカウンタと、前記ゲート列の各ゲート出力の
内、前記カウンタ値に応じた出力を選択するセレクタと
を備えることを特徴とする。
第１乃至第５の何れかの差動出力バッファであって、前
記ポジティブ側出力バッファ及び前記ネガティブ側出力
バッファの可変遅延回路が、複数のゲートがカスケード
接続されたゲート列と、外部からの増減指示により値を
増減するカウンタと、前記ゲート列の各ゲート出力の
内、前記カウンタ値に応じた出力を選択するセレクタと
を備えることを特徴とする。
【００１５】本発明の第１の差動入力バッファブロック
は、ポジティブ側信号とネガティブ側信号から構成され
る差動信号を入力する第１の差動入力バッファと、前記
差動信号のポジティブ側信号と外部から供給される基準
電圧とを入力とする第２の差動入力バッファと、前記差
動信号のネガティブ側信号と前記基準電圧とを入力とす
る第３の差動入力バッファと、前記第２の差動入力バッ
ファ出力、前記第３の差動入力バッファ出力がハイ／ロ
ウレベルの内、予め定められたレベルの方向に切り替わ
る際に、前記第２の差動入力バッファ出力の切り替わり
タイミングと前記第３の差動入力バッファ出力の切り替
わりタイミングの時間差が有れば、前後関係に応じ、前
記差動信号の内、前記定められたレベルの方向に切り替
わる側の信号の出力元に、前記定められ方向への切替タ
イミングを遅延或いは早期化する様に指示する位相比較
手段とを、有することを特徴とする。
は、ポジティブ側信号とネガティブ側信号から構成され
る差動信号を入力する第１の差動入力バッファと、前記
差動信号のポジティブ側信号と外部から供給される基準
電圧とを入力とする第２の差動入力バッファと、前記差
動信号のネガティブ側信号と前記基準電圧とを入力とす
る第３の差動入力バッファと、前記第２の差動入力バッ
ファ出力、前記第３の差動入力バッファ出力がハイ／ロ
ウレベルの内、予め定められたレベルの方向に切り替わ
る際に、前記第２の差動入力バッファ出力の切り替わり
タイミングと前記第３の差動入力バッファ出力の切り替
わりタイミングの時間差が有れば、前後関係に応じ、前
記差動信号の内、前記定められたレベルの方向に切り替
わる側の信号の出力元に、前記定められ方向への切替タ
イミングを遅延或いは早期化する様に指示する位相比較
手段とを、有することを特徴とする。
【００１６】本発明の第２の差動入力バッファブロック
は、ポジティブ側信号とネガティブ側信号から構成され
る差動信号を入力する第１の差動入力バッファと、前記
差動信号のポジティブ側信号と外部から供給される基準
電圧とを入力とする第２の差動入力バッファと、前記差
動信号のネガティブ側信号と前記基準電圧とを入力とす
る第３の差動入力バッファと、前記第１の差動入力バッ
ファ出力が一方の電位の方向に切り替わる際に、先行し
て前記第２の差動入力バッファ出力が切り替わることを
検出すると、前記ポジティブ側信号の出力元に前記一方
の電位方向に対応した切り替え開始タイミングの遅延を
指示し、前記第１の差動入力バッファ出力が他方の電位
に切り替わる際に、前記第３の差動入力バッファ出力が
先行して切り替わることを検出すると、前記ネガティブ
側信号の出力元に前記一方の電位方向に対応した切り替
えタイミングの遅延を指示する位相比較手段とを有する
ことを特徴とする。
は、ポジティブ側信号とネガティブ側信号から構成され
る差動信号を入力する第１の差動入力バッファと、前記
差動信号のポジティブ側信号と外部から供給される基準
電圧とを入力とする第２の差動入力バッファと、前記差
動信号のネガティブ側信号と前記基準電圧とを入力とす
る第３の差動入力バッファと、前記第１の差動入力バッ
ファ出力が一方の電位の方向に切り替わる際に、先行し
て前記第２の差動入力バッファ出力が切り替わることを
検出すると、前記ポジティブ側信号の出力元に前記一方
の電位方向に対応した切り替え開始タイミングの遅延を
指示し、前記第１の差動入力バッファ出力が他方の電位
に切り替わる際に、前記第３の差動入力バッファ出力が
先行して切り替わることを検出すると、前記ネガティブ
側信号の出力元に前記一方の電位方向に対応した切り替
えタイミングの遅延を指示する位相比較手段とを有する
ことを特徴とする。
【００１７】本発明の第３の差動入力バッファブロック
は、ポジティブ側信号とネガティブ側信号から構成され
る差動信号を入力する第１の差動入力バッファと、前記
差動信号のポジティブ側信号と外部から供給される基準
電圧とを入力とする第２の差動入力バッファと、前記差
動信号のネガティブ側信号と前記基準電圧とを入力とす
る第３の差動入力バッファと、前記第１の差動入力バッ
ファ出力が一方の電位の方向に切り替わる際の先行す
る、前記第２の差動入力バッファ出力の切り替わり、或
いは前記第３の差動入力バッファ出力の切り替わりを検
出すると、前記ポジティブ側信号の出力元に前記一方の
電位方向に対応した切り替えタイミングの遅延、或いは
早期化を指示し、前記第１の差動入力バッファ出力が他
方の電位に切り替わる際の先行する、前記第３の差動入
力バッファ出力の切り替わり、或いは前記第２の差動入
力バッファ出力の切り替わることを検出すると、前記ネ
ガティブ側信号の出力元に前記一方の電位方向に対応し
た切り替えタイミングの遅延、或いは早期化を指示する
位相比較手段とを有することを特徴とする。
は、ポジティブ側信号とネガティブ側信号から構成され
る差動信号を入力する第１の差動入力バッファと、前記
差動信号のポジティブ側信号と外部から供給される基準
電圧とを入力とする第２の差動入力バッファと、前記差
動信号のネガティブ側信号と前記基準電圧とを入力とす
る第３の差動入力バッファと、前記第１の差動入力バッ
ファ出力が一方の電位の方向に切り替わる際の先行す
る、前記第２の差動入力バッファ出力の切り替わり、或
いは前記第３の差動入力バッファ出力の切り替わりを検
出すると、前記ポジティブ側信号の出力元に前記一方の
電位方向に対応した切り替えタイミングの遅延、或いは
早期化を指示し、前記第１の差動入力バッファ出力が他
方の電位に切り替わる際の先行する、前記第３の差動入
力バッファ出力の切り替わり、或いは前記第２の差動入
力バッファ出力の切り替わることを検出すると、前記ネ
ガティブ側信号の出力元に前記一方の電位方向に対応し
た切り替えタイミングの遅延、或いは早期化を指示する
位相比較手段とを有することを特徴とする。
【００１８】本発明の半導体集積回路は、前記第１乃至
第６の何れかの差動出力バッファと、前記第１乃至第３
の何れかの差動入力バッファブロックを半導体基板上に
集積したことを特徴とする。
第６の何れかの差動出力バッファと、前記第１乃至第３
の何れかの差動入力バッファブロックを半導体基板上に
集積したことを特徴とする。
【００１９】本発明の第１の回路基板は、前記第１乃至
第６の何れかの差動出力バッファを含む集積回路と、前
記第１乃至第３の何れかの差動入力バッファブロックを
含む他の集積回路と、基準電圧回路とを実装し、前記集
積回路のポジティブ側出力バッファ、ネガティブ側出力
バッファの各出力を前記他の集積回路の差動入力バッフ
ァブロックへの差動信号とし、他集積回路の差動入力バ
ッファブロックからの切り替え開始タイミングに関する
指示を差動出力バッファへの遅延時間制御指示としたこ
とを特徴とする。
第６の何れかの差動出力バッファを含む集積回路と、前
記第１乃至第３の何れかの差動入力バッファブロックを
含む他の集積回路と、基準電圧回路とを実装し、前記集
積回路のポジティブ側出力バッファ、ネガティブ側出力
バッファの各出力を前記他の集積回路の差動入力バッフ
ァブロックへの差動信号とし、他集積回路の差動入力バ
ッファブロックからの切り替え開始タイミングに関する
指示を差動出力バッファへの遅延時間制御指示としたこ
とを特徴とする。
【００２０】本発明の第２の回路基板は、前記第２、第
３、第５、第６の何れかの差動出力バッファを含む第１
の集積回路と、前記第１乃至第３の何れかの差動入力バ
ッファブロックを含む第２〜第Ｎの集積回路と、基準電
圧回路とを実装し、前記第１の集積回路からのポジティ
ブ側出力バッファ、ネガティブ側出力バッファの各出力
を前記第２〜第Ｎの集積回路への差動信号とし、前記第
２〜第Ｎの集積回路の内の一つの集積回路の切り替え開
始タイミングに関する指示を第１の集積回路への遅延時
間制御指示としたことを特徴とする。
３、第５、第６の何れかの差動出力バッファを含む第１
の集積回路と、前記第１乃至第３の何れかの差動入力バ
ッファブロックを含む第２〜第Ｎの集積回路と、基準電
圧回路とを実装し、前記第１の集積回路からのポジティ
ブ側出力バッファ、ネガティブ側出力バッファの各出力
を前記第２〜第Ｎの集積回路への差動信号とし、前記第
２〜第Ｎの集積回路の内の一つの集積回路の切り替え開
始タイミングに関する指示を第１の集積回路への遅延時
間制御指示としたことを特徴とする。
【００２１】
【発明の実施の形態】次に、本発明の第１の実施形態に
ついて図面を参照して詳細に説明する。図５に示す様に
集積回路１、２間でストローブ信号を正負でバランス伝
送する例で説明する。
ついて図面を参照して詳細に説明する。図５に示す様に
集積回路１、２間でストローブ信号を正負でバランス伝
送する例で説明する。
【００２２】図１を参照し、差動出力バッファ１０は、
同一の構成である２つの出力バッファ１１Ｐ、１１Ｎを
持っており、それぞれストローブ（Ｐ）、ストローブ
（Ｎ）の２つの信号を出力する。ここでＰ、Ｎはそれぞ
れＰｏｓｉｔｉｖｅ、Ｎｅｇａｔｉｖｅを意味する。
同一の構成である２つの出力バッファ１１Ｐ、１１Ｎを
持っており、それぞれストローブ（Ｐ）、ストローブ
（Ｎ）の２つの信号を出力する。ここでＰ、Ｎはそれぞ
れＰｏｓｉｔｉｖｅ、Ｎｅｇａｔｉｖｅを意味する。
【００２３】出力バッファ１１Ｎの入力端子には、出力
バッファ１１Ｐへの入力信号ストローブをインバータ１
６で反転したものが入力され、二つのバッファは相補的
に動作する。
バッファ１１Ｐへの入力信号ストローブをインバータ１
６で反転したものが入力され、二つのバッファは相補的
に動作する。
【００２４】出力バッファ１１Ｐの出力段はトーテムポ
ール接続されたＰチャネルトランジスタ１１２とＮチャ
ネルトランジスタ１１３により構成され、この出力段の
前段には、可変ディレイゲート１１４と固定ディレイゲ
ート１１５がある。固定ディレイゲート１１５は可変デ
ィレイゲートの遅延時間の中央に設定することで、立ち
上がり波形の出力遅延値を、立下り側に対して相対的に
マイナスにも出来るように構成されている。
ール接続されたＰチャネルトランジスタ１１２とＮチャ
ネルトランジスタ１１３により構成され、この出力段の
前段には、可変ディレイゲート１１４と固定ディレイゲ
ート１１５がある。固定ディレイゲート１１５は可変デ
ィレイゲートの遅延時間の中央に設定することで、立ち
上がり波形の出力遅延値を、立下り側に対して相対的に
マイナスにも出来るように構成されている。
【００２５】差動入力バッファブロック２０は、ストロ
ーブ（Ｐ）、（Ｎ）を入力とした差動入力バッファ２１
と、ストローブ（Ｐ）と外部基準電圧（Ｖｒｅｆ）３１
を入力とした差動入力バッファ２２と、ストローブ
（Ｎ）と外部基準電圧（Ｖｒｅｆ）３１を入力とした差
動入力バッファ２３と、位相比較器２８を含む。
ーブ（Ｐ）、（Ｎ）を入力とした差動入力バッファ２１
と、ストローブ（Ｐ）と外部基準電圧（Ｖｒｅｆ）３１
を入力とした差動入力バッファ２２と、ストローブ
（Ｎ）と外部基準電圧（Ｖｒｅｆ）３１を入力とした差
動入力バッファ２３と、位相比較器２８を含む。
【００２６】位相比較器２８は差動入力バッファ２１の
出力（Ｐ−Ｎ信号）と差動入力バッファ２２の出力（Ｐ
−Ｖｒｅｆ信号）及び差動入力バッファ２３の出力（Ｎ
−Ｖｒｅｆ信号）の位相を比較し、比較結果信号で出力
バッファ１１Ｐ、１１Ｎの可変ディレイゲート１１４の
ディレイ値が自動調整される。
出力（Ｐ−Ｎ信号）と差動入力バッファ２２の出力（Ｐ
−Ｖｒｅｆ信号）及び差動入力バッファ２３の出力（Ｎ
−Ｖｒｅｆ信号）の位相を比較し、比較結果信号で出力
バッファ１１Ｐ、１１Ｎの可変ディレイゲート１１４の
ディレイ値が自動調整される。
【００２７】図２は可変ディレイゲート１１４の構成例
を示したブロック図である。可変ディレイゲート１１４
は数ビット（例えば３ビット）の２進カウンタ１１４２
とカスケード接続された複数個（例えば８個）のバッフ
ァゲート１１４１−１〜１１４１−８と２進カウンタ１
１４２の値に応じバッファゲート１１４１−１〜１１４
１−８出力のいづれかを選択するセレクタ１１４３から
構成される。
を示したブロック図である。可変ディレイゲート１１４
は数ビット（例えば３ビット）の２進カウンタ１１４２
とカスケード接続された複数個（例えば８個）のバッフ
ァゲート１１４１−１〜１１４１−８と２進カウンタ１
１４２の値に応じバッファゲート１１４１−１〜１１４
１−８出力のいづれかを選択するセレクタ１１４３から
構成される。
【００２８】２進カウンタ１１４２は初期クリア信号で
リセットされクロックの立ち上がりで制御データ（アッ
プ指示）がＨｉｇｈであればインクリメントされる。又
カウンタ値が０ではバッファゲート１１４１−１が選択
され７ではバッファゲート１１４１−８が選択される。
リセットされクロックの立ち上がりで制御データ（アッ
プ指示）がＨｉｇｈであればインクリメントされる。又
カウンタ値が０ではバッファゲート１１４１−１が選択
され７ではバッファゲート１１４１−８が選択される。
【００２９】詳細図を示していないが固定ディレイゲー
ト１１５はバッファゲート４段より構成されている。
又、図３に示す様に固定ディレイゲート１１５を別に設
けることなく可変ディレイゲートの中央付近のディレイ
ゲートより固定出力を引き出す様にしてもよい。
ト１１５はバッファゲート４段より構成されている。
又、図３に示す様に固定ディレイゲート１１５を別に設
けることなく可変ディレイゲートの中央付近のディレイ
ゲートより固定出力を引き出す様にしてもよい。
【００３０】図４は位相比較器２８の構成例を示したブ
ロック図で、タイミング入力の立ち上がりエッジでデー
タがセットされるフリップフロップ（以下ＦＦと省略）
２８１、２８５と、これらの動作時間相当の遅延を持つ
バッファ２８２、２８６とインバータ２８３、２８４を
含む。
ロック図で、タイミング入力の立ち上がりエッジでデー
タがセットされるフリップフロップ（以下ＦＦと省略）
２８１、２８５と、これらの動作時間相当の遅延を持つ
バッファ２８２、２８６とインバータ２８３、２８４を
含む。
【００３１】次に、本実施形態の動作について図面を参
照して説明する。この発明では、差動入力バッファブロ
ック２０側で、Ｐ−Ｎ信号とＰ−Ｖｒｅｆ信号の位相
差、Ｐ−Ｎ信号とＮ−Ｖｒｅｆ信号の位相差を比較する
ことで、差動出力バッファ１０の出力であるストローブ
（Ｐ）とストローブ（Ｎ）信号のクロスポイント電位と
Ｖｒｅｆ電位との差を検出する。
照して説明する。この発明では、差動入力バッファブロ
ック２０側で、Ｐ−Ｎ信号とＰ−Ｖｒｅｆ信号の位相
差、Ｐ−Ｎ信号とＮ−Ｖｒｅｆ信号の位相差を比較する
ことで、差動出力バッファ１０の出力であるストローブ
（Ｐ）とストローブ（Ｎ）信号のクロスポイント電位と
Ｖｒｅｆ電位との差を検出する。
【００３２】次に検出した情報に基づき、出力バッファ
１１Ｐ、１１Ｎそれぞれの可変ディレイゲート１１４の
遅延時間を調整し、ストローブ（Ｐ）とストローブ
（Ｎ）の立ち上がりタイミングを変化させ、最終的にＰ
−Ｎ信号波形のクロスポイントの電位をＶｒｅｆ電位に
合わせる。
１１Ｐ、１１Ｎそれぞれの可変ディレイゲート１１４の
遅延時間を調整し、ストローブ（Ｐ）とストローブ
（Ｎ）の立ち上がりタイミングを変化させ、最終的にＰ
−Ｎ信号波形のクロスポイントの電位をＶｒｅｆ電位に
合わせる。
【００３３】図６のタイムチャートに沿って、また図１
〜４を参照しつつ詳しく説明する。差動入力バッファ２
１は、ストローブ（Ｐ）、ストローブ（Ｎ）を受けてク
ロスポイントでスイッチング動作し、信号 Ｐ−Ｎを出
力する。一方、差動入力バッファ２２は、ストローブ
（Ｐ）とＶｒｅｆとのクロスポイント電位によって動作
し、 Ｐ−Ｖｒｅｆ信号を出力する。同様に差動入力バ
ッファ２３はストローブ（Ｎ）とＶｒｅｆとからＮ−Ｖ
ｒｅｆ信号を出力する。
〜４を参照しつつ詳しく説明する。差動入力バッファ２
１は、ストローブ（Ｐ）、ストローブ（Ｎ）を受けてク
ロスポイントでスイッチング動作し、信号 Ｐ−Ｎを出
力する。一方、差動入力バッファ２２は、ストローブ
（Ｐ）とＶｒｅｆとのクロスポイント電位によって動作
し、 Ｐ−Ｖｒｅｆ信号を出力する。同様に差動入力バ
ッファ２３はストローブ（Ｎ）とＶｒｅｆとからＮ−Ｖ
ｒｅｆ信号を出力する。
【００３４】位相比較器２８は、Ｐ−Ｎ信号の立ち上が
り時のＰ−Ｖｒｅｆ信号値をＦＦ２８１で捕らえること
で、結果として２つの信号間の位相を比較する。即ち、
ストローブ（Ｐ）の立ち上がり時に、ストローブ（Ｐ）
とストローブ（Ｎ）のクロスポイント（以下単に、スト
ローブのクロスポイント）がＶｒｅｆよりも高い場合
は、Ｐ−Ｎ信号立ち上がりよりもＰ−Ｖｒｅｆ信号立ち
上がりのタイミングが早くなりＦＦ２８１がＨになるこ
とで検出する。
り時のＰ−Ｖｒｅｆ信号値をＦＦ２８１で捕らえること
で、結果として２つの信号間の位相を比較する。即ち、
ストローブ（Ｐ）の立ち上がり時に、ストローブ（Ｐ）
とストローブ（Ｎ）のクロスポイント（以下単に、スト
ローブのクロスポイント）がＶｒｅｆよりも高い場合
は、Ｐ−Ｎ信号立ち上がりよりもＰ−Ｖｒｅｆ信号立ち
上がりのタイミングが早くなりＦＦ２８１がＨになるこ
とで検出する。
【００３５】同様にＰ−Ｎ信号の立ち下がり時（ストロ
ーブ（Ｎ）の立ち上がり時）にＮ−Ｖｒｅｆ信号値をＦ
Ｆ２８５で捕らえることで、結果として２つの信号間の
位相を比較する。即ち、Ｐ−Ｎ信号の立ち下がり時に、
ストローブのクロスポイントがＶｒｅｆよりも高い場合
は、Ｐ−Ｎ信号立ち下がりよりもＮ−Ｖｒｅｆ信号立ち
上がりのタイミングが早くなりＦＦ２８５がＨになるこ
とで検出する。
ーブ（Ｎ）の立ち上がり時）にＮ−Ｖｒｅｆ信号値をＦ
Ｆ２８５で捕らえることで、結果として２つの信号間の
位相を比較する。即ち、Ｐ−Ｎ信号の立ち下がり時に、
ストローブのクロスポイントがＶｒｅｆよりも高い場合
は、Ｐ−Ｎ信号立ち下がりよりもＮ−Ｖｒｅｆ信号立ち
上がりのタイミングが早くなりＦＦ２８５がＨになるこ
とで検出する。
【００３６】図６に示す様にストローブ（Ｐ）の立ち上
がり動作時間（立ち上がりに要する時間）がストーブ
（Ｎ）の立ち下がり動作時間より短いにも拘わらず動作
開始タイミングが後でない場合はクロスポイント電位が
Ｖｒｅｆより高くなる。そしてＰ−ＶＲＥＦ信号が立ち
上がってからＰ−Ｎ信号が立ち上がり、その後Ｎ−ＶＲ
ＥＦ信号が立ち下がることになる。
がり動作時間（立ち上がりに要する時間）がストーブ
（Ｎ）の立ち下がり動作時間より短いにも拘わらず動作
開始タイミングが後でない場合はクロスポイント電位が
Ｖｒｅｆより高くなる。そしてＰ−ＶＲＥＦ信号が立ち
上がってからＰ−Ｎ信号が立ち上がり、その後Ｎ−ＶＲ
ＥＦ信号が立ち下がることになる。
【００３７】従ってＰ−Ｎ信号の立ち上がりタイミング
でＦＦ２８１がＨｉｇｈ（以下Ｈと省略）にセットされ
制御データ（Ｐ）はＨとなり、制御クロック（Ｐ）と同
期して、出力バッファ１１Ｐの可変ディレイゲート１１
４に入力される。
でＦＦ２８１がＨｉｇｈ（以下Ｈと省略）にセットされ
制御データ（Ｐ）はＨとなり、制御クロック（Ｐ）と同
期して、出力バッファ１１Ｐの可変ディレイゲート１１
４に入力される。
【００３８】逆にストローブのクロスポイントがＶｒｅ
ｆよりも低い場合は、図７に示す様にＰ−Ｖｒｅｆ信号
の立ち上がりはＰ−Ｎ信号立ち上がりより後になり、Ｆ
Ｆ２８１がＬｏｗ（以下Ｌと省略）にセットされ制御デ
ータ（Ｐ）はＬとなり、同様に可変ディレイゲート１１
４に入力される。
ｆよりも低い場合は、図７に示す様にＰ−Ｖｒｅｆ信号
の立ち上がりはＰ−Ｎ信号立ち上がりより後になり、Ｆ
Ｆ２８１がＬｏｗ（以下Ｌと省略）にセットされ制御デ
ータ（Ｐ）はＬとなり、同様に可変ディレイゲート１１
４に入力される。
【００３９】図２に移り、可変ディレイゲート１１４の
２進カウンタ１１４２は制御クロックの立ち上がりで制
御データ（Ｐ）がＨであればカウント値をインクリメン
トする。カウンタ値は選択信号として出力され、セレク
タ１１４３へ入力される。セレクタ１１４３は２進カウ
ンタ１１４２の値が１つ大きくなると、データ出力の遅
延時間が１ステップ遅い信号を選ぶ様に変化する。
２進カウンタ１１４２は制御クロックの立ち上がりで制
御データ（Ｐ）がＨであればカウント値をインクリメン
トする。カウンタ値は選択信号として出力され、セレク
タ１１４３へ入力される。セレクタ１１４３は２進カウ
ンタ１１４２の値が１つ大きくなると、データ出力の遅
延時間が１ステップ遅い信号を選ぶ様に変化する。
【００４０】よって、ストローブのクロスポイントがＶ
ｒｅｆよりも高い場合は、可変ディレイゲート１１４が
遅い方に１ステップ変化し、出力バッファ１１Ｐの立ち
上がりのタイミングが遅い方向にずれ、結果としてスト
ローブのクロスポイント電位が低い方向へ調整される。
ｒｅｆよりも高い場合は、可変ディレイゲート１１４が
遅い方に１ステップ変化し、出力バッファ１１Ｐの立ち
上がりのタイミングが遅い方向にずれ、結果としてスト
ローブのクロスポイント電位が低い方向へ調整される。
【００４１】図６のタイムチャートに戻り、ストローブ
（Ｐ）信号の立ち下がりでは、クロスポイント電位がＶ
ｒｅｆ電位より高い場合は、Ｎ−Ｖｒｅｆ信号の立ち上
がりがＰ−Ｎ信号立ち下がりより先行する。図４の位相
比較器２８のＦＦ２８５はこれを捕らえＨにセットさ
れ、制御データ（Ｎ）がＨになる。
（Ｐ）信号の立ち下がりでは、クロスポイント電位がＶ
ｒｅｆ電位より高い場合は、Ｎ−Ｖｒｅｆ信号の立ち上
がりがＰ−Ｎ信号立ち下がりより先行する。図４の位相
比較器２８のＦＦ２８５はこれを捕らえＨにセットさ
れ、制御データ（Ｎ）がＨになる。
【００４２】出力バッファ１１Ｎの可変ディレイゲート
１１４は制御クロック（Ｎ）、Ｈとなった制御データ
（Ｎ）を受け、内部のカウンタをインクリメントし、出
力バッファ１１Ｎの立ち上がりのタイミングが遅い方向
にずれ、結果として立ち下がり時ストローブのクロスポ
イント電位が低い方向へ調整される。
１１４は制御クロック（Ｎ）、Ｈとなった制御データ
（Ｎ）を受け、内部のカウンタをインクリメントし、出
力バッファ１１Ｎの立ち上がりのタイミングが遅い方向
にずれ、結果として立ち下がり時ストローブのクロスポ
イント電位が低い方向へ調整される。
【００４３】本実施例では差動出力バッファ１０の初期
設定（集積回路１の電源投入時リセット等）でストロー
ブ（Ｐ）、（Ｎ）の立ち上がりタイミング（トランジス
タ１１２のオンタイミング）をストローブ（Ｎ）、
（Ｐ）の立ち下がりタイミングより早くしておき、上記
２進カウンタのインクリメント動作を数回繰り返して、
最終的に全てのクロスポイント電位をＶｒｅｆ電位に近
づけ、以降インクリメントは行われず其の状態が保たれ
る。
設定（集積回路１の電源投入時リセット等）でストロー
ブ（Ｐ）、（Ｎ）の立ち上がりタイミング（トランジス
タ１１２のオンタイミング）をストローブ（Ｎ）、
（Ｐ）の立ち下がりタイミングより早くしておき、上記
２進カウンタのインクリメント動作を数回繰り返して、
最終的に全てのクロスポイント電位をＶｒｅｆ電位に近
づけ、以降インクリメントは行われず其の状態が保たれ
る。
【００４４】次に本実施形態の第２実施例について図面
を参照し説明する。図８は本実施例の全体構成を示した
ブロック図である。位相比較器２９が差動出力バッファ
１２Ｐ、１２Ｎのそれぞれに制御データ（Ｕ）及び制御
データ（Ｄ）を送出するところが前記図１の構成と相違
している。ここでＵ、Ｄはカウントアップ、ダウンを意
味している。
を参照し説明する。図８は本実施例の全体構成を示した
ブロック図である。位相比較器２９が差動出力バッファ
１２Ｐ、１２Ｎのそれぞれに制御データ（Ｕ）及び制御
データ（Ｄ）を送出するところが前記図１の構成と相違
している。ここでＵ、Ｄはカウントアップ、ダウンを意
味している。
【００４５】又、ディレイゲート１１４Ｂについては図
９に示す様に前記固定出力を可変ディレイゲートより引
き出す一体型の構成例としている。そして２進カウンタ
１１４２ＢはＵＰ、ＤＯＷＮ入力を持ち、制御クロック
入力の立ち上がりエッジで制御データ（Ｕ）がＨであれ
ばインクリメントし、制御データ（Ｄ）がＨであればデ
クリメントする。
９に示す様に前記固定出力を可変ディレイゲートより引
き出す一体型の構成例としている。そして２進カウンタ
１１４２ＢはＵＰ、ＤＯＷＮ入力を持ち、制御クロック
入力の立ち上がりエッジで制御データ（Ｕ）がＨであれ
ばインクリメントし、制御データ（Ｄ）がＨであればデ
クリメントする。
【００４６】又、初期クリアでは固定出力と対応する
「３」をプリセットする。しかし差動出力バッファ１０
Ａを含む集積回路１の製造プロセス等においてトランジ
スタ１１２、１１３のオン動作時間の大小傾向が一定で
既知であれば中心値「３」に対しクロスポイント電位が
Ｖｒｅｆに近くなる様事前補正した値をプリセットする
ことを否定しない。
「３」をプリセットする。しかし差動出力バッファ１０
Ａを含む集積回路１の製造プロセス等においてトランジ
スタ１１２、１１３のオン動作時間の大小傾向が一定で
既知であれば中心値「３」に対しクロスポイント電位が
Ｖｒｅｆに近くなる様事前補正した値をプリセットする
ことを否定しない。
【００４７】図１０は位相比較器２９の詳細構成を示し
たブロック図である。位相比較器２９は、ＲＳフリップ
フロップ２９１、ＦＦ２９２、２９３とＡＮＤ−ＯＲ回
路２９４、２９５、２９６とインバータ２９７、２９８
と遅延バッファ２９９１〜２９９４から構成されてい
る。
たブロック図である。位相比較器２９は、ＲＳフリップ
フロップ２９１、ＦＦ２９２、２９３とＡＮＤ−ＯＲ回
路２９４、２９５、２９６とインバータ２９７、２９８
と遅延バッファ２９９１〜２９９４から構成されてい
る。
【００４８】ＦＦ２９１はＰ−Ｎ信号を受けＦＦ化或い
はラッチ化するＦＦである。ＡＮＤ−ＯＲ回路２９４は
Ｐ−Ｎ信号の立ち上がりや立ち下がりで所定時間（ＦＦ
２９１の動作時間とバッファ２９９１、或いはバッファ
２９９２の遅延時間の和相当）Ｈになる内部クロックパ
ルスを作成する回路である。
はラッチ化するＦＦである。ＡＮＤ−ＯＲ回路２９４は
Ｐ−Ｎ信号の立ち上がりや立ち下がりで所定時間（ＦＦ
２９１の動作時間とバッファ２９９１、或いはバッファ
２９９２の遅延時間の和相当）Ｈになる内部クロックパ
ルスを作成する回路である。
【００４９】ＦＦ２９２は２進カウンター１１４２Ｂの
インクリメントを指示するＦＦで制御機能的には前記Ｆ
Ｆ２８１とＦＦ２８２を纏めたＦＦである。ＦＦ２９３
はＬｏｗにセットされた場合同様にデクリメントを指示
するＦＦである。
インクリメントを指示するＦＦで制御機能的には前記Ｆ
Ｆ２８１とＦＦ２８２を纏めたＦＦである。ＦＦ２９３
はＬｏｗにセットされた場合同様にデクリメントを指示
するＦＦである。
【００５０】ＡＮＤ−ＯＲ回路２９５はバッファ２９９
２がＨの時、即ちＰ−Ｎ信号の立ち上りの前から立ち上
がり後の所定時間迄の間、Ｐ−Ｖｒｅｆ信号をＦＦ２９
１のデータ入力として選択し、バッファ２９９１がＨの
時、即ちＰ−Ｎ信号が立ち下がり前から立ち下がり後の
所定時間迄の間、Ｎ−Ｖｒｅｆ信号をＦＦ２９２のデー
タ入力として選択するセレクタである。
２がＨの時、即ちＰ−Ｎ信号の立ち上りの前から立ち上
がり後の所定時間迄の間、Ｐ−Ｖｒｅｆ信号をＦＦ２９
１のデータ入力として選択し、バッファ２９９１がＨの
時、即ちＰ−Ｎ信号が立ち下がり前から立ち下がり後の
所定時間迄の間、Ｎ−Ｖｒｅｆ信号をＦＦ２９２のデー
タ入力として選択するセレクタである。
【００５１】ＡＮＤ−ＯＲ回路２９６はバッファ２９９
２がＨの時にＮ−Ｖｒｅｆ信号をＦＦ２９３のデータ入
力として選択し、バッファ２９９１がＨの時にＰ−Ｖｒ
ｅｆ信号をＦＦ２９１のデータ入力として選択するセレ
クタである。
２がＨの時にＮ−Ｖｒｅｆ信号をＦＦ２９３のデータ入
力として選択し、バッファ２９９１がＨの時にＰ−Ｖｒ
ｅｆ信号をＦＦ２９１のデータ入力として選択するセレ
クタである。
【００５２】次に本実施例の動作について前記第１実施
例と異なるところを説明する。図８を参照し、初期設定
後ストローブが立ち上がると出力バッファ１２Ｐでは、
Ｎチャネルトランジスタ１１３がオフし、Ｐチャネルト
ランジスタ１１２がオンする。出力バッファ１２Ｎでは
Ｐチャネルトランジスタ１１２がオフし、Ｎチャネルト
ランジスタ１１３がオンする。
例と異なるところを説明する。図８を参照し、初期設定
後ストローブが立ち上がると出力バッファ１２Ｐでは、
Ｎチャネルトランジスタ１１３がオフし、Ｐチャネルト
ランジスタ１１２がオンする。出力バッファ１２Ｎでは
Ｐチャネルトランジスタ１１２がオフし、Ｎチャネルト
ランジスタ１１３がオンする。
【００５３】このストローブ（Ｐ）信号、ストローブ
（Ｎ）信号が伝送され差動入力バッファ２１、２２、２
３が動作する。Ｐ−Ｎ信号、Ｐ−Ｖｒｅｆ信号が立ち上
がり、Ｎ−Ｖｒｅｆ信号が立ち下がる。この際図６に示
す様に差動入力バッファ２１でのクロスポイント電位が
Ｖｒｅｆ電位より高ければ、Ｐ−Ｖｒｅｆ信号立ち上が
り、Ｐ−Ｎ信号立ち上がり、Ｎ−Ｖｒｅｆ信号立ち下が
りの順となる。又、前記電位差に応じた時間差となる。
（Ｎ）信号が伝送され差動入力バッファ２１、２２、２
３が動作する。Ｐ−Ｎ信号、Ｐ−Ｖｒｅｆ信号が立ち上
がり、Ｎ−Ｖｒｅｆ信号が立ち下がる。この際図６に示
す様に差動入力バッファ２１でのクロスポイント電位が
Ｖｒｅｆ電位より高ければ、Ｐ−Ｖｒｅｆ信号立ち上が
り、Ｐ−Ｎ信号立ち上がり、Ｎ−Ｖｒｅｆ信号立ち下が
りの順となる。又、前記電位差に応じた時間差となる。
【００５４】図１０を参照し、位相比較器２９ではＡＮ
Ｄ−ＯＲ回路２９４からの内部クロックパルスがＨにな
る前からＡＮＤ−ＯＲ回路２９５、２９６ではそれぞれ
立ち上がったＰ−Ｖｒｅｆ信号、未だＨ状態のＮ−Ｖｒ
ｅｆ信号が選択されており内部クロックの立ち上がりエ
ッジでＦＦ２９２がＨにセットされ、ＦＦ２９３もＨが
継続される。バッファ２９９３と２９９４の動作時間の
和はＡＮＤ−ＯＲ回路２９４とＦＦ２９２の動作時間の
和より若干大きくなる様にしており、制御データ（Ｕ）
がＨ、制御データ（Ｄ）がＬとなってから制御クロック
（Ｐ）がＨとなる。
Ｄ−ＯＲ回路２９４からの内部クロックパルスがＨにな
る前からＡＮＤ−ＯＲ回路２９５、２９６ではそれぞれ
立ち上がったＰ−Ｖｒｅｆ信号、未だＨ状態のＮ−Ｖｒ
ｅｆ信号が選択されており内部クロックの立ち上がりエ
ッジでＦＦ２９２がＨにセットされ、ＦＦ２９３もＨが
継続される。バッファ２９９３と２９９４の動作時間の
和はＡＮＤ−ＯＲ回路２９４とＦＦ２９２の動作時間の
和より若干大きくなる様にしており、制御データ（Ｕ）
がＨ、制御データ（Ｄ）がＬとなってから制御クロック
（Ｐ）がＨとなる。
【００５５】図９を参照し、出力バッファ１２Ｐのディ
レイゲート１１４Ｂは制御クロック（Ｐ）の立ち上がり
で制御データ（Ｕ）がＨであるので２進カウンター１１
４２Ｂはインクリメントされ「４」となりＰチャネルト
ランジスタ１１２の制御タイミングが１ステップ遅らせ
る。
レイゲート１１４Ｂは制御クロック（Ｐ）の立ち上がり
で制御データ（Ｕ）がＨであるので２進カウンター１１
４２Ｂはインクリメントされ「４」となりＰチャネルト
ランジスタ１１２の制御タイミングが１ステップ遅らせ
る。
【００５６】ストローブ（Ｐ）信号が立ち下がった際の
クロスポイント電位もＶｒｅｆより高ければ、Ｎ−Ｖｒ
ｅｆ信号立ち上がり、Ｐ−Ｎ信号立ち下がり、Ｐ−Ｖｒ
ｅｆ信号立ち下がりの順となる。位相比較器２９ではＦ
Ｆ２９２、２９３の入力としてＮ−Ｖｒｅｆ信号、Ｐ−
Ｖｒｅｆ信号が選択されており、内部クロックの立ち上
がりエッジでそれぞれＨとなり、制御データ（Ｕ）のみ
Ｈとした後に制御クロック（Ｎ）を立ち上げる。そして
出力バッファ１２Ｎのディレイゲート１１４Ｂの２進カ
ウンター１１４２Ｂはインクリメントされ「４」となり
Ｐチャネルトランジスタ１１２の制御タイミングが１ス
テップ遅らせる。
クロスポイント電位もＶｒｅｆより高ければ、Ｎ−Ｖｒ
ｅｆ信号立ち上がり、Ｐ−Ｎ信号立ち下がり、Ｐ−Ｖｒ
ｅｆ信号立ち下がりの順となる。位相比較器２９ではＦ
Ｆ２９２、２９３の入力としてＮ−Ｖｒｅｆ信号、Ｐ−
Ｖｒｅｆ信号が選択されており、内部クロックの立ち上
がりエッジでそれぞれＨとなり、制御データ（Ｕ）のみ
Ｈとした後に制御クロック（Ｎ）を立ち上げる。そして
出力バッファ１２Ｎのディレイゲート１１４Ｂの２進カ
ウンター１１４２Ｂはインクリメントされ「４」となり
Ｐチャネルトランジスタ１１２の制御タイミングが１ス
テップ遅らせる。
【００５７】上記調整動作が何回か行われると、クロス
ポイント電位がＶｒｅｆに近くなりＰ−Ｖｒｅｆ信号立
ち上がりからＰ−Ｎ信号立ち上がり迄の時間、又Ｎ−Ｖ
ｒｅｆ信号立ち上がりからＰ−Ｎ信号立ち下がり迄の時
間が極めて小さくなる。従ってＦＦ２９２において内部
クロック立ち上がりエッジに対するデータ入力のセット
アップタイムが満たされずＨにセットされなくなる。従
って、制御データ（Ｕ）、制御データ（Ｄ）共Ｌのまま
となり、２進カウンター１１４２Ｂも値が保たれる。
ポイント電位がＶｒｅｆに近くなりＰ−Ｖｒｅｆ信号立
ち上がりからＰ−Ｎ信号立ち上がり迄の時間、又Ｎ−Ｖ
ｒｅｆ信号立ち上がりからＰ−Ｎ信号立ち下がり迄の時
間が極めて小さくなる。従ってＦＦ２９２において内部
クロック立ち上がりエッジに対するデータ入力のセット
アップタイムが満たされずＨにセットされなくなる。従
って、制御データ（Ｕ）、制御データ（Ｄ）共Ｌのまま
となり、２進カウンター１１４２Ｂも値が保たれる。
【００５８】次に、初期設定後にストローブ（Ｐ）信号
立ち上がり、ストローブ（Ｎ）信号立ち下がりを受けた
際の差動入力バッファ２１での、クロスポイント電位が
Ｖｒｅｆ電位より低ければ、図７に示す様にＮ−Ｖｒｅ
ｆ信号立ち下がり、Ｐ−Ｎ信号立ち上がり、Ｐ−Ｖｒｅ
ｆ信号立ち上がりの順となる。図１０の位相比較器２９
ではＦＦ２９２、２９３の入力としてＰ−Ｖｒｅｆ信
号、Ｎ−Ｖｒｅｆ信号が選択されており、それぞれＬに
セットされる。従って制御データ（Ｕ）、（Ｄ）をＬ、
Ｈとした後に制御クロック（Ｐ）が立ち上げられる。こ
れにより出力バッファ１２Ｐのディレイゲート１１４Ｂ
の２進カウンター１１４２Ｂがデクリメントされ「２」
となる。
立ち上がり、ストローブ（Ｎ）信号立ち下がりを受けた
際の差動入力バッファ２１での、クロスポイント電位が
Ｖｒｅｆ電位より低ければ、図７に示す様にＮ−Ｖｒｅ
ｆ信号立ち下がり、Ｐ−Ｎ信号立ち上がり、Ｐ−Ｖｒｅ
ｆ信号立ち上がりの順となる。図１０の位相比較器２９
ではＦＦ２９２、２９３の入力としてＰ−Ｖｒｅｆ信
号、Ｎ−Ｖｒｅｆ信号が選択されており、それぞれＬに
セットされる。従って制御データ（Ｕ）、（Ｄ）をＬ、
Ｈとした後に制御クロック（Ｐ）が立ち上げられる。こ
れにより出力バッファ１２Ｐのディレイゲート１１４Ｂ
の２進カウンター１１４２Ｂがデクリメントされ「２」
となる。
【００５９】次のストローブ（Ｎ）信号立ちがりでのク
ロスポイント電位もＶｒｅｆ電位より低ければ、図７に
示す様にＰ−Ｖｒｅｆ信号立ち下がり、Ｐ−Ｎ信号立ち
下がり、Ｎ−Ｖｒｅｆ信号立ち上がりの順となる。位相
比較器２９のＦＦ２９２、２９３には未だＬ状態のＮ−
Ｖｒｅｆ信号、先行してＬとなったＰ−Ｖｒｅｆ信号が
入力される。従ってＦＦ２９２、２９３は共にＬにセッ
トされ、制御クロック（Ｎ）の立ち上がりエッジで出力
バッファ１２Ｎの２進カウンター１１４２Ｂをデクリメ
ントさせる。
ロスポイント電位もＶｒｅｆ電位より低ければ、図７に
示す様にＰ−Ｖｒｅｆ信号立ち下がり、Ｐ−Ｎ信号立ち
下がり、Ｎ−Ｖｒｅｆ信号立ち上がりの順となる。位相
比較器２９のＦＦ２９２、２９３には未だＬ状態のＮ−
Ｖｒｅｆ信号、先行してＬとなったＰ−Ｖｒｅｆ信号が
入力される。従ってＦＦ２９２、２９３は共にＬにセッ
トされ、制御クロック（Ｎ）の立ち上がりエッジで出力
バッファ１２Ｎの２進カウンター１１４２Ｂをデクリメ
ントさせる。
【００６０】この場合も、クロスポイント電位がＶｒｅ
ｆに近くなりＮ−Ｖｒｅｆ信号立ち下がりからＰ−Ｎ信
号立ち上がり迄の時間、又Ｐ−Ｖｒｅｆ信号立ち下がり
からＰ−Ｎ信号立ち下がり迄の時間が極めて小さくな
る。従ってＦＦ２９３において内部クロック立ち上がり
エッジに対するデータ入力のセットアップタイムが満た
されずＬｏｗセットされなくなり、以降２進カウンター
１１４２Ｂも値が保たれる。
ｆに近くなりＮ−Ｖｒｅｆ信号立ち下がりからＰ−Ｎ信
号立ち上がり迄の時間、又Ｐ−Ｖｒｅｆ信号立ち下がり
からＰ−Ｎ信号立ち下がり迄の時間が極めて小さくな
る。従ってＦＦ２９３において内部クロック立ち上がり
エッジに対するデータ入力のセットアップタイムが満た
されずＬｏｗセットされなくなり、以降２進カウンター
１１４２Ｂも値が保たれる。
【００６１】次に、本発明の第２の実施形態について図
面を参照して説明する。図１１を参照し、差動出力バッ
ファ１０Ｂのストローブ（Ｐ）出力、ストローブ（Ｎ）
出力をオープンドレイン型にした点が前記第１の実施形
態と異なる。
面を参照して説明する。図１１を参照し、差動出力バッ
ファ１０Ｂのストローブ（Ｐ）出力、ストローブ（Ｎ）
出力をオープンドレイン型にした点が前記第１の実施形
態と異なる。
【００６２】オープンドレイン出力バッファ１３Ｐは前
記出力バッファ１１Ｐの出力の後ろにインバータ１１６
とトランジスタ１１７を設けトランジスタ１１７のドレ
インを出力する。オープンドレイン出力バッファ１３Ｎ
もオープンドレイン出力バッファ１３Ｐと同じ構成であ
る。尚、Ｐチャネルトランジスタ１１２やＮチャネルト
ランジスタ１１３は内部駆動であるので駆動能力を小さ
くしたものでよい。
記出力バッファ１１Ｐの出力の後ろにインバータ１１６
とトランジスタ１１７を設けトランジスタ１１７のドレ
インを出力する。オープンドレイン出力バッファ１３Ｎ
もオープンドレイン出力バッファ１３Ｐと同じ構成であ
る。尚、Ｐチャネルトランジスタ１１２やＮチャネルト
ランジスタ１１３は内部駆動であるので駆動能力を小さ
くしたものでよい。
【００６３】ストローブ（Ｐ）信号、ストローブ（Ｎ）
信号には出力電圧を得るための終端抵抗３３、３４を接
続する。受け側は前記の差動入力バッファブロック２０
とする。
信号には出力電圧を得るための終端抵抗３３、３４を接
続する。受け側は前記の差動入力バッファブロック２０
とする。
【００６４】又、図示してないが複数の差動入力バッフ
ァブロック２０を駆動する例もある。この場合、差動出
力バッファ１０Ｂへの調整用の信号（制御クロック
（Ｐ）、制御データ（Ｐ）、制御クロック（Ｎ）、制御
データ（Ｎ））は、受信する差動信号波形が受信側を代
表する差動入力バッファブロック２０の一つから戻す様
にすればよい。
ァブロック２０を駆動する例もある。この場合、差動出
力バッファ１０Ｂへの調整用の信号（制御クロック
（Ｐ）、制御データ（Ｐ）、制御クロック（Ｎ）、制御
データ（Ｎ））は、受信する差動信号波形が受信側を代
表する差動入力バッファブロック２０の一つから戻す様
にすればよい。
【００６５】次に、本発明の第３の実施形態について図
面を参照して説明する。本実施形態では図１の二つの出
力バッファの各々を図１２（１）に示す様に構成する。
即ち、Ｐチャネルトランジスタ１１２とＮチャネルトラ
ンジスタ１１３のゲート信号を別にすることなく、ＩＮ
（ストローブ或いは＃ストローブ）の立ち上がりから前
記ゲート信号の立ち下がり（出力オン指示）迄の動作時
間を調整出来る様可変とし、ＩＮの立ち下がりから前記
ゲート信号の立ち上がり（出力オフ指示）迄の動作時間
を固定（前記動作時間の中央値）とする。
面を参照して説明する。本実施形態では図１の二つの出
力バッファの各々を図１２（１）に示す様に構成する。
即ち、Ｐチャネルトランジスタ１１２とＮチャネルトラ
ンジスタ１１３のゲート信号を別にすることなく、ＩＮ
（ストローブ或いは＃ストローブ）の立ち上がりから前
記ゲート信号の立ち下がり（出力オン指示）迄の動作時
間を調整出来る様可変とし、ＩＮの立ち下がりから前記
ゲート信号の立ち上がり（出力オフ指示）迄の動作時間
を固定（前記動作時間の中央値）とする。
【００６６】出力バッファ１４ＰはＩＮ信号の立ち上が
り及び立ち下がり微分を作成するディレイゲート（固
定）１１９及び排他論理和ゲート１２０と、ＡＮＤゲー
ト１２１、１２２と可変ディレイゲート１１４と固定デ
ィレイゲート１１５とＲＳフリップフロップ１１８と出
力段のＰチャネルトランジスタ１１２とＮチャネルトラ
ンジスタ１１３から構成される。
り及び立ち下がり微分を作成するディレイゲート（固
定）１１９及び排他論理和ゲート１２０と、ＡＮＤゲー
ト１２１、１２２と可変ディレイゲート１１４と固定デ
ィレイゲート１１５とＲＳフリップフロップ１１８と出
力段のＰチャネルトランジスタ１１２とＮチャネルトラ
ンジスタ１１３から構成される。
【００６７】図１３のタイムチャートを参照し、出力バ
ッファ１４Ｐの動作を説明する。ＩＮ信号とこれの遅れ
信号（ＩＮ’）との排他論理和信号は、ＩＮ信号の立ち
上がり及び立ち下がり微分信号（Ｅ）となる。この信号
をＩＮによりゲートしＩＮの立ち上がり微分信号（Ａ）
が出力され、ＩＮ’によりゲートした信号はＩＮの立ち
下がり微分信号（Ｂ）となる。
ッファ１４Ｐの動作を説明する。ＩＮ信号とこれの遅れ
信号（ＩＮ’）との排他論理和信号は、ＩＮ信号の立ち
上がり及び立ち下がり微分信号（Ｅ）となる。この信号
をＩＮによりゲートしＩＮの立ち上がり微分信号（Ａ）
が出力され、ＩＮ’によりゲートした信号はＩＮの立ち
下がり微分信号（Ｂ）となる。
【００６８】従って、ＩＮ信号が立ち上がると可変ディ
レイゲート１１４の遅延値に依存した時間後にＲＳ−Ｆ
Ｆ１１８へのリセットパルスがオンし（セットパルスは
オフのまま）、ＲＳ−ＦＦ１１８出力（Ｑ）がＬとなり
Ｎチャネルトランジスタ１１３がオフし、Ｐチャネルト
ランジスタ１１２がオンし出力が立ち上がる。
レイゲート１１４の遅延値に依存した時間後にＲＳ−Ｆ
Ｆ１１８へのリセットパルスがオンし（セットパルスは
オフのまま）、ＲＳ−ＦＦ１１８出力（Ｑ）がＬとなり
Ｎチャネルトランジスタ１１３がオフし、Ｐチャネルト
ランジスタ１１２がオンし出力が立ち上がる。
【００６９】ＩＮ信号が立ち下がると固定時間後にＲＳ
−ＦＦ１１８へのセットパルスがオンし（リセットパル
スはオフのまま）、ＲＳ−ＦＦ１１８出力（Ｑ）がＨと
なりＰチャネルトランジスタ１１２がオフし、Ｎチャネ
ルトランジスタ１１３がオンし出力が立ち下がる。
−ＦＦ１１８へのセットパルスがオンし（リセットパル
スはオフのまま）、ＲＳ−ＦＦ１１８出力（Ｑ）がＨと
なりＰチャネルトランジスタ１１２がオフし、Ｎチャネ
ルトランジスタ１１３がオンし出力が立ち下がる。
【００７０】出力バッファ１４Ｐ、１４Ｎをこの様に構
成することで出力バッファ出力段のスイッチング動作時
に瞬間的に流れる貫通電流の増加を回避できる。
成することで出力バッファ出力段のスイッチング動作時
に瞬間的に流れる貫通電流の増加を回避できる。
【００７１】次に図１２（２）は上記貫通電流増加を回
避したオープンドレイン出力バッファ１５Ｐの例であ
り、出力バッファの出力段をオープンドレイントランジ
スタ１１７としたものであり、他は出力バッファ１４Ｐ
と同様である。動作についてもこれと同様である。
避したオープンドレイン出力バッファ１５Ｐの例であ
り、出力バッファの出力段をオープンドレイントランジ
スタ１１７としたものであり、他は出力バッファ１４Ｐ
と同様である。動作についてもこれと同様である。
【００７２】出力バッファの出力を複数に供給しないの
であれば、オープンドレイントランジスタ１１７の代わ
りにドレインやコレクタが抵抗等を通じＶＤＤやＶＣＣ
に接続されたトランジスタとする構成でもよい。
であれば、オープンドレイントランジスタ１１７の代わ
りにドレインやコレクタが抵抗等を通じＶＤＤやＶＣＣ
に接続されたトランジスタとする構成でもよい。
【００７３】前記図５には差動出力バッファを含む集積
回路１から差動入力バッファブロックを含む集積回路２
への伝送を示したが、受信側を複数の集積回路としても
よい。又、差動出力バッファと一つ以上の差動入力バッ
ファブロックを一つの集積回路のサブストレートに集積
したＩＣであってもよい。
回路１から差動入力バッファブロックを含む集積回路２
への伝送を示したが、受信側を複数の集積回路としても
よい。又、差動出力バッファと一つ以上の差動入力バッ
ファブロックを一つの集積回路のサブストレートに集積
したＩＣであってもよい。
【００７４】上記第１及び第２の実施形態の例では、出
力バッファの出力段のＰチャネルトランジスタ１１２に
接続されるディレイゲートを可変にしているが、同様の
方法でＮチャネルトランジスタ１１３側のディレイゲー
トを可変してもよい（差動入力バッファブロックの位相
比較器でストローブ（Ｐ）信号、ストローブ（Ｎ）信号
の立下り時の位相差を検出し、ポジティブ側出力バッフ
ァ、ネガティブ側出力バッファに立ち下がりタイミング
の遅延／早期化を指示することで実現出来る）。
力バッファの出力段のＰチャネルトランジスタ１１２に
接続されるディレイゲートを可変にしているが、同様の
方法でＮチャネルトランジスタ１１３側のディレイゲー
トを可変してもよい（差動入力バッファブロックの位相
比較器でストローブ（Ｐ）信号、ストローブ（Ｎ）信号
の立下り時の位相差を検出し、ポジティブ側出力バッフ
ァ、ネガティブ側出力バッファに立ち下がりタイミング
の遅延／早期化を指示することで実現出来る）。
【００７５】上記第１、第２及び第３の実施形態の例に
おいて、調整によって発振が起きないよう、フィードバ
ックの係数は最適にとる必要があるが、このために可変
ディレイゲート１１４の調整ステップを十分小さくとる
方法の他に、制御クロック（Ｐ）、（Ｎ）の途中に分周
回路を挿入して、ｎ回に１回だけ可変ディレイゲート１
１４の調整を行うようにする方法もある。また、Ｖｒｅ
ｆを可変するとクロスポイントを最適な値に設定でき
る。
おいて、調整によって発振が起きないよう、フィードバ
ックの係数は最適にとる必要があるが、このために可変
ディレイゲート１１４の調整ステップを十分小さくとる
方法の他に、制御クロック（Ｐ）、（Ｎ）の途中に分周
回路を挿入して、ｎ回に１回だけ可変ディレイゲート１
１４の調整を行うようにする方法もある。また、Ｖｒｅ
ｆを可変するとクロスポイントを最適な値に設定でき
る。
【００７６】
【発明の効果】以上説明した様に本発明によればＬＳＩ
製造ばらつきや回路構成やノイズによって生じる、差動
信号のクロスポイント電位の基準電位からのずれを自動
補正するので、ずれに起因する設計、製造後の誤動作を
回避する効果を有する。
製造ばらつきや回路構成やノイズによって生じる、差動
信号のクロスポイント電位の基準電位からのずれを自動
補正するので、ずれに起因する設計、製造後の誤動作を
回避する効果を有する。
【００７７】又、本発明の第３実施形態によれば出力バ
ッファ出力段のスイッチング動作時の貫通電流の増加を
伴わずに差動信号のクロスポイント電位の基準電位から
のずれを自動補正出来る。
ッファ出力段のスイッチング動作時の貫通電流の増加を
伴わずに差動信号のクロスポイント電位の基準電位から
のずれを自動補正出来る。
【００７８】又、差動信号の受信側に供給する基準電位
設定を調整出来るようにすればより広範囲の回路的な誤
動作を回避出来る。
設定を調整出来るようにすればより広範囲の回路的な誤
動作を回避出来る。
【図１】本発明の第１実施形態の全体の回路構成を示す
ブロック図。
ブロック図。
【図２】図１の可変ディレイゲート１１４の構成例を示
したブロック図。
したブロック図。
【図３】図１の可変ディレイゲート１１４と固定ディレ
イゲート１１５をまとめ固定遅延出力付きの可変ディレ
イゲート１１４Ａとした場合の構成を示すブロック図。
イゲート１１５をまとめ固定遅延出力付きの可変ディレ
イゲート１１４Ａとした場合の構成を示すブロック図。
【図４】図１の位相比較器２８の構成例を示したブロッ
ク図。
ク図。
【図５】本発明の第１実施形態の全体の金物構成を示し
た図。
た図。
【図６】本発明の第１実施形態の動作やタイミングを示
すタイムチャートでストローブのクロスポイントがＶｒ
ｅｆよりも高い場合のチャート。
すタイムチャートでストローブのクロスポイントがＶｒ
ｅｆよりも高い場合のチャート。
【図７】本発明の第１実施形態で、ストローブのクロス
ポイントがＶｒｅｆよりも低い場合のタイミングを示す
タイムチャート。
ポイントがＶｒｅｆよりも低い場合のタイミングを示す
タイムチャート。
【図８】本発明の第１実施形態の第２実施例の全体構成
を示したブロック図である。
を示したブロック図である。
【図９】図８のディレイゲート１１４Ｂの構成を示すブ
ロク図。
ロク図。
【図１０】図８の位相比較器２９の詳細構成を示したブ
ロック図。
ロック図。
【図１１】本発明の第２実施形態の全体の回路構成を示
すブロック図。
すブロック図。
【図１２】（１）は本発明の第３実施形態の出力バッフ
ァ１４Ｐの構成を示すブロック図で、（２）はオープン
ドレイン出力バッファ１５Ｐの構成を示すブロック図。
ァ１４Ｐの構成を示すブロック図で、（２）はオープン
ドレイン出力バッファ１５Ｐの構成を示すブロック図。
【図１３】本発明の第３実施形態の出力バッファ１４Ｐ
の動作を示すタイムチャート。
の動作を示すタイムチャート。
【図１４】従来のＬＳＩ間を正負一組の差動形式で伝送
する例を含む図。
する例を含む図。
１、２ 集積回路
１０、１０Ａ、１０Ｂ 差動出力バッファ
１１２ Ｐチャネルトランジスタ
１１３ Ｎチャネルトランジスタ
１１４ 可変ディレイゲート
１１４１−１〜１１４１−８ バッファゲート
１１４２、１１４２Ｂ ２進カウンタ
１１４３ セレクタ
１１４Ｂ ディレイゲート
１１５ 固定ディレイゲート
１１６ インバータ
１１７ オープンドレイントランジスタ
１１８ ＲＳフリップフロップ
１１９ ディレイゲート（固定）
１１Ｐ、１１Ｎ 出力バッファ
１２０ 排他論理和ゲート
１２１ ＡＮＤゲート
１２Ｐ、１２Ｎ 出力バッファ
１３Ｐ、１３Ｎ オープンドレイン出力バッファ
１４Ｐ 出力バッファ
１５Ｐ オープンドレイン出力バッファ
１６ インバータ
２０ 差動入力バッファブロック
２１ 差動入力バッファ
２２ 差動入力バッファ
２３ 差動入力バッファ
２８、２９ 位相比較器
３１ 基準電圧回路
３３、３４ 終端抵抗
フロントページの続き
Ｆターム(参考） 5J001 BB00 BB21 CC03 DD04 DD09
5J056 AA01 AA04 BB37 CC00 CC04
CC05 CC09 CC17 DD12 DD29
EE06 FF01 FF07 FF09 GG08
KK01
5J091 AA01 CA00 FA19 HA09 HA17
HA25 KA00 KA02 KA03 KA04
KA11 KA15 KA33 KA35 KA36
MA08 TA01 TA06 UW09
5J500 AA01 AC00 AF19 AH09 AH17
AH25 AK00 AK02 AK03 AK04
AK11 AK15 AK33 AK35 AK36
AM08 AT01 AT06 WU09
Claims (12)
- 【請求項１】 ポジティブ側出力バッファとこれと逆極
性の信号を出力するネガティブ側出力バッファとを含む
差動出力バッファであって、前記ポジティブ側出力バッ
ファ及びネガティブ側出力バッファのそれぞれは、オン
オフ制御のレベルが互いに逆転した二つのトランジスタ
がトーテムポール接続された出力段と、外部から増減指
示を受けて遅延時間を変更出来る可変遅延回路と、遅延
時間が一定の固定遅延回路とを有し、前記ポジティブ側
出力バッファは、送信する信号のポジティブ出力を受
け、これを前記可変遅延回路及び前記固定遅延回路に入
力し、可変遅延回路出力で前記出力段の一方のトランジ
スタのオンオフ制御を行い、固定遅延回路出力で前記出
力段の他方のトランジスタのオンオフ制御を行い、前記
ネガティブ側出力バッファは、送信する信号のネガティ
ブ出力を受け、ポジティブ側出力バッファと同様に出力
段のトランジスタのオンオフ制御を行うことを特徴とす
る差動出力バッファ。 - 【請求項２】 前記ポジティブ側出力バッファ及び前記
ネガティブ側出力バッファにおいて、前記出力段のトー
テムポール出力を内部出力とし、これでオンオフ制御さ
れるトランジスタを設け、このトランジスタを各バッフ
ァの出力トランジスタとしたことを特徴とする請求項１
記載の差動出力バッファ。 - 【請求項３】 前記ポジティブ側出力バッファ及び前記
ネガティブ側出力バッファにおいて、前記固定遅延回路
を別に設けるのでなく、前記可変遅延回路の遅延用のゲ
ート列の途中の所定ゲートからの出力を固定遅延出力と
し、これで前記出力段の他方のトランジスタのオンオフ
を制御することを特徴とする請求項１、又は２記載の差
動出力バッファ。 - 【請求項４】 ポジティブ側出力バッファとこれと逆極
性の信号を出力するネガティブ側出力バッファとを含む
差動出力バッファであって、前記ポジティブ側出力バッ
ファ及びネガティブ側出力バッファのそれぞれは、入力
された信号の立ち上がり及び立ち下がりの微分出力を作
成する回路と、外部から増減指示を受けて遅延時間を変
更出来る可変遅延回路と、遅延時間が一定の固定遅延回
路と、セットリセット出来る状態記憶素子と、オンオフ
制御レベルが互いに逆転した二つのトランジスタがトー
テムポール接続された出力段とを有し、前記ポジティブ
側出力バッファは、送信する信号のポジティブ出力が入
力され、微分回路の一方の出力を可変遅延回路、他方の
出力を固定遅延回路に入力し、固定遅延回路出力及び可
変遅延回路出力で前記状態記憶素子をセット、リセット
し、状態記憶素子の出力で前記出力段の両方のトランジ
スタのスイッチ動作を行ない、前記ネガティブ側出力バ
ッファは、送信する信号のネガティブ出力が入力され、
ポジティブ側出力バッファと同様に出力段の両方のトラ
ンジスタのスイッチ動作を行なうことを特徴とする差動
出力バッファ。 - 【請求項５】 ポジティブ側出力バッファとこれと逆極
性の信号を出力するネガティブ側出力バッファとを含む
差動出力バッファであって、前記ポジティブ側出力バッ
ファ及びネガティブ側出力バッファのそれぞれは、入力
された信号の立ち上がり及び立ち下がりの微分出力を作
成する回路と、外部から増減指示を受けて遅延時間を変
更出来る可変遅延回路と、遅延時間が一定の固定遅延回
路と、セットリセット出来る状態記憶素子と、出力トラ
ンジスタとを有し、前記ポジティブ側出力バッファは、
送信する信号のポジティブ出力が入力され、微分回路の
一方の出力を可変遅延回路、他方の出力を固定遅延回路
に入力し、固定遅延回路出力及び可変遅延回路出力で状
態記憶素子をセット、リセットし、状態記憶素子の出力
で出力トランジスタのスイッチ動作を行ない、前記ネガ
ティブ側出力バッファは、送信する信号のネガティブ出
力が入力され、ポジティブ側出力バッファと同様に出力
トランジスタのスイッチ動作を行なうことを特徴とする
差動出力バッファ。 - 【請求項６】 前記ポジティブ側出力バッファ及び前記
ネガティブ側出力バッファの可変遅延回路が、複数のゲ
ートがカスケード接続されたゲート列と、外部からの増
減指示により値を増減するカウンタと、前記ゲート列の
各ゲート出力の内、前記カウンタ値に応じた出力を選択
するセレクタとを備えることを特徴とする請求項１乃至
５の何れかに記載の差動出力バッファ。 - 【請求項７】 ポジティブ側信号とネガティブ側信号か
ら構成される差動信号を入力する第１の差動入力バッフ
ァと、前記差動信号のポジティブ側信号と外部から供給
される基準電圧とを入力とする第２の差動入力バッファ
と、前記差動信号のネガティブ側信号と前記基準電圧と
を入力とする第３の差動入力バッファと、前記第２の差
動入力バッファ出力、前記第３の差動入力バッファ出力
がハイ／ロウレベルの内、予め定められたレベルの方向
に切り替わる際に、前記第２の差動入力バッファ出力の
切り替わりタイミングと前記第３の差動入力バッファ出
力の切り替わりタイミングの時間差が有れば、前後関係
に応じ、前記差動信号の内、前記定められたレベルの方
向に切り替わる側の信号の出力元に、前記定められ方向
への切替タイミングを遅延或いは早期化する様に指示す
る位相比較手段とを、有することを特徴とする差動入力
バッファブロック。 - 【請求項８】 ポジティブ側信号とネガティブ側信号か
ら構成される差動信号を入力する第１の差動入力バッフ
ァと、前記差動信号のポジティブ側信号と外部から供給
される基準電圧とを入力とする第２の差動入力バッファ
と、前記差動信号のネガティブ側信号と前記基準電圧と
を入力とする第３の差動入力バッファと、前記第１の差
動入力バッファ出力が一方の電位の方向に切り替わる際
に、先行して前記第２の差動入力バッファ出力が切り替
わることを検出すると、前記ポジティブ側信号の出力元
に前記一方の電位方向に対応した切り替え開始タイミン
グの遅延を指示し、前記第１の差動入力バッファ出力が
他方の電位に切り替わる際に、前記第３の差動入力バッ
ファ出力が先行して切り替わることを検出すると、前記
ネガティブ側信号の出力元に前記一方の電位方向に対応
した切り替えタイミングの遅延を指示する位相比較手段
とを、有することを特徴とする差動入力バッファブロッ
ク。 - 【請求項９】 ポジティブ側信号とネガティブ側信号か
ら構成される差動信号を入力する第１の差動入力バッフ
ァと、前記差動信号のポジティブ側信号と外部から供給
される基準電圧とを入力とする第２の差動入力バッファ
と、前記差動信号のネガティブ側信号と前記基準電圧と
を入力とする第３の差動入力バッファと、前記第１の差
動入力バッファ出力が一方の電位の方向に切り替わる際
の先行する、前記第２の差動入力バッファ出力の切り替
わり、或いは前記第３の差動入力バッファ出力の切り替
わりを検出すると、前記ポジティブ側信号の出力元に前
記一方の電位方向に対応した切り替えタイミングの遅
延、或いは早期化を指示し、前記第１の差動入力バッフ
ァ出力が他方の電位に切り替わる際の先行する、前記第
３の差動入力バッファ出力の切り替わり、或いは前記第
２の差動入力バッファ出力の切り替わることを検出する
と、前記ネガティブ側信号の出力元に前記一方の電位方
向に対応した切り替えタイミングの遅延、或いは早期化
を指示する位相比較手段とを、有することを特徴とする
差動入力バッファブロック。 - 【請求項１０】 請求項１乃至６の何れかに記載の差動
出力バッファと、請求項７、８、又は９記載の差動入力
バッファブロックを半導体基板上に集積したことを特徴
とする半導体集積回路。 - 【請求項１１】 請求項１乃至６の何れかに記載の差動
出力バッファを含む集積回路と、請求項７、８、又は９
記載の差動入力バッファブロックを含む他の集積回路
と、基準電圧回路とを実装し、前記集積回路のポジティ
ブ側出力バッファ、ネガティブ側出力バッファの各出力
を前記他の集積回路の差動入力バッファブロックへの差
動信号とし、他集積回路の差動入力バッファブロックか
らの切り替え開始タイミングに関する指示を差動出力バ
ッファへの遅延時間制御指示としたことを特徴とする回
路基板。 - 【請求項１２】 請求項２、３、５、又は６に記載の差
動出力バッファを含む第１の集積回路と、請求項７、
８、又は９記載の差動入力バッファブロックを含む第２
〜第Ｎの集積回路と、基準電圧回路とを実装し、前記第
１の集積回路からのポジティブ側出力バッファ、ネガテ
ィブ側出力バッファの各出力を前記第２〜第Ｎの集積回
路への差動信号とし、前記第２〜第Ｎの集積回路の内の
一つの集積回路の切り替え開始タイミングに関する指示
を第１の集積回路への遅延時間制御指示としたことを特
徴とする回路基板。
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