JP5042543B2 - 出力制御装置 - Google Patents
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Description
200 出力駆動信号生成部
Claims (21)
- 読み出しCAS信号の活性化時点からの遅延時間に関する情報を有する複数の出力イネーブル信号を生成し、設定されたCASレイテンシに対応する出力イネーブル信号の生成に必要な出力イネーブル信号のみを生成するための出力イネーブル信号生成手段と、
前記CASレイテンシに対応する前記出力イネーブル信号を、データが外部に出力される時点を制御する出力駆動信号として出力するための出力駆動信号生成手段と、を備え、
前記出力イネーブル信号生成手段は、
前記読み出しCAS信号を立ち上がりDLLクロックに同期させて、第1出力イネーブル信号として出力するための初期同期化部と、
前記立ち上がりDLLクロックを受信して、設定されたCASレイテンシに対応する複数の制御信号を生成する制御部と、
直列接続されて前端の出力イネーブル信号を該当制御信号の活性化時に出力イネーブル信号として出力するための第1〜第5同期化部と、を備えたことを特徴とする出力制御装置。 - 前記初期同期化部は、
前記立ち上がりDLLクロックの論理レベル「L」に応答して、前記読み出しCAS信号を伝達する第1トランスファゲートと、
前記第1トランスファゲートの出力信号を反転させて出力するための第1インバータと、
前記第1インバータの出力信号をラッチして、第1出力イネーブル信号として出力するための第1ラッチと、を備えたことを特徴とする請求項1に記載の出力制御装置。 - 前記制御部は、前記第1〜第5同期化部に選択的に前記立ち上がりDLLクロックが印加されるように制御信号を生成することを特徴とする請求項1に記載の出力制御装置。
- 前記制御部は、
第1及び第2CASレイテンシ情報信号の非活性化時に、第1情報拡張信号を活性化し、第3及び第4CASレイテンシ情報信号の非活性化時に、第2情報拡張信号を活性化するための情報拡張部と、
前記第1CASレイテンシ情報信号の非活性化時に、前記立ち上がりDLLクロックを第1制御信号として出力するための第1制御信号生成部と、
前記第1情報拡張信号の活性化時に、前記立ち上がりDLLクロックを反転させて、第2制御信号として出力するための第2制御信号生成部と、
前記第1情報拡張信号の活性化及び前記第3CASレイテンシ情報信号の非活性化時に、前記立ち上がりDLLクロックを反転させて、第3制御信号として出力するための第3制御信号生成部と、
前記第1及び第2情報拡張信号の活性化時に、前記立ち上がりDLLクロックを反転させて、第4制御信号として出力するための第4制御信号生成部と、
前記第1及び第2情報拡張信号が活性化され、第5CASレイテンシ情報信号が非活性化されると、前記立ち上がりDLLクロックを反転させて、第5制御信号として出力するための第5制御信号生成部と、を備えたことを特徴とする請求項2に記載の出力制御装置。 - 前記第1同期化部は、
前記第1制御信号の論理レベル「H」に応答して、前記第1出力イネーブル信号を伝達する第2トランスファゲートと、
前記第2トランスファゲートの出力信号を反転させる第2インバータと、
前記第2インバータの出力信号をラッチして、第2出力イネーブル信号として出力するための第2ラッチと、を備えたことを特徴とする請求項4に記載の出力制御装置。 - 前記第2〜第5同期化部は、
該当制御信号の論理レベル「L」に応答して、自分の入力信号を伝達する第3トランスファゲートと、
前記第3トランスファゲートの出力信号を反転させる第3インバータと、
前記第3インバータの出力信号をラッチして、該当出力イネーブル信号として出力するための第3ラッチと、を備えたことを特徴とする請求項4に記載の出力制御装置。 - 前記情報拡張部は、
前記第1CASレイテンシ情報信号と前記第2CASレイテンシ情報信号とを入力として、前記第1情報拡張信号を出力するための第1NORゲートと、
前記第3CASレイテンシ情報信号と前記第4CASレイテンシ情報信号とを入力として、前記第2情報拡張信号を出力するための第2NORゲートと、を備えたことを特徴とする請求項4に記載の出力制御装置。 - 前記第1制御信号生成部は、前記第1CASレイテンシ情報信号と前記立ち上がりDLLクロックを入力として、前記第1制御信号を出力するための第3NORゲートを備えたことを特徴とする請求項4に記載の出力制御装置。
- 前記第2制御信号生成部は、前記第1情報拡張信号と前記立ち上がりDLLクロックとを受信して、前記第2制御信号を出力するための第1NANDゲートを備えたことを特徴とする請求項4に記載の出力制御装置。
- 前記第3制御信号生成部は、
前記第3CASレイテンシ情報信号を反転させる第4インバータと、
前記第4インバータの出力信号並びに前記第1情報拡張信号及び前記立ち上がりDLLクロックを受信して、前記第3制御信号を生成するための第2NANDゲートと、を備えたことを特徴とする請求項4に記載の出力制御装置。 - 第4制御信号生成部は、前記第1及び第2情報拡張信号と前記立ち上がりDLLクロックとを受信して、前記第4制御信号を出力するための第3NANDゲートを備えたことを特徴とする請求項4に記載の出力制御装置。
- 前記第5制御信号生成部は、
前記第5CASレイテンシ情報信号を反転させる第5インバータと、
前記第5インバータの出力信号並びに前記第1及び第2情報拡張信号と前記立ち上がりDLLクロックを受信して、前記第5制御信号を生成するための第4NANDゲートと、を備えたことを特徴とする請求項4に記載の出力制御装置。 - 前記制御部は、前記第1〜第5同期化部のうち、設定されたCASレイテンシに対応する出力イネーブル信号を生成する同期化部のみがターンオフするように、制御信号を生成することを特徴とする請求項1に記載の出力制御装置。
- 前記制御部は、該当CASレイテンシ情報信号の非活性化時に、前記立ち上がりDLLクロックを第1〜第5制御信号として出力する第1〜第5制御信号生成部を備えたことを特徴とする請求項13に記載の出力制御装置。
- 前記第1〜第5制御信号生成部は、該当CASレイテンシ情報信号と前記反転立ち上がりDLLクロックとを入力として、該当制御信号を出力するためのNORゲートを備えたことを特徴とする請求項14に記載の出力制御装置。
- 前記第1〜第5同期化部は、
該当制御信号の論理レベル「H」に応答して、入力信号を伝達する第1トランスファゲートと、
前記第1トランスファゲートの出力信号を反転させる第1インバータと、
前記第1インバータの出力信号をラッチして、該当出力イネーブル信号として出力するための第1ラッチと、を備えたことを特徴とする請求項14に記載の出力制御装置。 - 出力駆動信号生成手段は、
対応するCASレイテンシに応答して、立ち上がりDLLクロックに同期されて活性化される出力イネーブル信号を立ち上がり出力駆動信号として出力する第1出力駆動信号生成部と、
対応するCASレイテンシに応答して、立ち下がりDLLクロック立ち下がりDLLクロックに同期されて活性化される出力イネーブル信号を立ち下がり出力駆動信号として出力する第2出力駆動信号生成部と、を備えたことを特徴とする請求項1に記載の出力制御装置。 - 前記第1及び第2出力駆動信号生成部は、
該当するCASレイテンシに応答して、該当出力イネーブル信号を伝達する複数のトランスファゲートと、
共通したトランスファゲートの出力ノードにかかった電圧をラッチして、出力駆動信号として出力するためのラッチと、を備えたことを特徴とする請求項17に記載の出力制御装置。 - フラグ信号の活性化時点から一定間隔で活性化される複数の間隔信号を生成し、活性化される選択信号に対応する間隔信号の生成に必要な間隔信号のみを生成する間隔信号生成手段と、
前記複数の間隔信号を受信して、制御信号を出力するための制御信号生成手段とを含み、
前記間隔信号生成手段は、
直列接続されて前端の間隔信号をクロックに同期させて、前記間隔信号として出力し、最初のシフト部は、前記フラグ信号を受信する複数のシフト部と、
前記複数の間隔信号のうち、前記活性化された選択信号に対応する信号を生成するシフトにのみ前記クロックを印加するための制御部とを備えたことを特徴とする出力制御装置。 - 前記制御部は、複数の選択信号のいずれか一つと前記クロックとを入力として、該当選択信号の活性化時に前記クロックを伝達するための複数の制御信号生成部を備えたことを特徴とする請求項19に記載の出力制御装置。
- 前記複数の制御信号生成部は、NORゲートを備えたことを特徴とする請求項20に記載の出力制御装置。
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