KR20070036563A - 출력 제어장치 - Google Patents

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Abstract

본 발명은 불필요한 전류소모를 줄일 수 있는 출력 제어장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 읽기카스신호의 활성화 시점으로 부터의 지연시간에 관한 정보를 갖는 복수의 출력인에이블신호를 생성하되, 설정된 카스레이턴시에 대응되는 신호만을 생성하기 위한 출력 인에이블신호 생성수단; 및 상기 카스레이턴시에 대응하는 상기 출력인에이블신호를 데이터가 외부로 출력되는 시점을 제어하는 출력 구동신호로 출력하기 위한 출력 구동신호 생성수단을 제공한다.
출력 제어, 카스레이턴시, 선택, 전류소모, 출력 인에이블신호

Description

출력 제어장치{OUTPUT CONTROL DEVICE}
도1은 종래기술의 디디알 동기식 메모리 소자에서 리드명령어에 대응하는 데이터를 출력하는데 필요한 블럭을 도시한 블럭구성도.
도 2는 도 1의 출력 인에이블신호 생성부의 내부 회로도.
도 3은 도 2에 도시된 출력 인에이블신호 생성부의 동작 파형도.
도 4는 본 발명에 따른 출력 제어장치의 블록 구성도.
도 5는 본 발명의 일 실시 예에 따른 도 4의 출력 인에이블신호 생성부의 내부 회로도.
도 6은 본 발명의 제2 실시 예에 따른 출력 인에이블신호 생성부의 내부 회로도.
도 7은 도 4의 출력 구동신호 생성부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 출력 인에이블신호 생성부
200 : 출력 구동신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체메모리소자에서 데이터를 출력하기 위해 구비되는 데이터 출력 제어회로에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.
만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등 을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이므로, 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기되는 두 개의 데이터를 처리하게 된다.
따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 억세스 방식이 필요하다.
한편, 동기식 메모리장치에서는 이전의 비동기식 메모리장치와는 다른 몇가지 개념을 사용하는데, 그중 하나가 카스레이턴시(CAS LATENCY,CL)이다. 카스레이턴시란 리드명령어가 입력되고 난 후에 메모리 장치에서 데이터를 출력하기까지의 클럭수를 말하는데, 예를 들어 CL=3 이라는 말은 리드명령어가 메모리 장치에 입력되고 난 후에 3번의 클럭주기 후에 데이터가 외부로 출력되는 것을 말한다. 따라서 카스레이턴시 모드값은 데이터를 출력하는 타이밍을 정하게 되는 데, 메모리 장치는 초기동작시에 셋팅된 CL값을 감지하여 데이터를 억세스하여 출력하는데 사용하 게 된다.
따라서 메모리 장치는 데이터출력 인에이블신호는 리드명령어에 응답하여 생성된 신호를 셋팅된 카스레이턴시만큼 동작 클럭의 주기를 지연시킨 다음 생성하고, 데이터 출력인에이블 신호가 활성화되어야 리드명령어에 대응하여 억세스된 데이터를 외부로 출력하게 된다.
이 때 사용하는 동작클럭은 외부에서 입력되는 클럭신호를 소정시간을 지연고정시킨 DLL클럭인데, DLL클럭은 지연고정루프에서 생성하여 출력하게 된다. 메모리 장치는 외부에서 입력되는 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력해야 하는데, 내부에서 처리하는 과정에서 필연적 생기는 클럭신호의 지연시간으로 인해 외부에서 입력되는 외부클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력시킬 수 없다.
이를 보상하기 위해 생성하는 클럭신호가 메모리 장치의 지연고정루프에서 출력되는 DLL클럭이다. 데이터를 출력시킬 때 DLL클럭에 동기시켜 외부로 출력하게 되면, 외부클럭의 라이징에지와 폴링에지에 동기되어 데이터가 출력될 수 있는 것 이다.
도1은 종래의 디디알 동기식 메모리 소자에서 리드명령어에 대응하는 데이터를 출력하는데 필요한 블럭을 도시한 블럭구성도이다.
도 1을 참조하면, 반도체메모리소자는 읽기카스신호(CASP6_RD)의 활성화 시점으로 부터의 지연시간에 관한 정보를 갖는 복수의 출력인에이블신호(OE00 ~ OE30)를 생성하기 위한 출력 인에이블신호 생성부(10)와, 카스레이턴시정보신호 (CL1 ~ 5)에 대응하는 출력인에이블신호(OE00 ~ OE30)를 출력 구동신호(ROUTEN, FOUTEN)로 출력하기 위한 출력 구동신호 생성부(20)를 구비한다.
참고적으로, 읽기카스신호(CASP6_RD)는 읽기커맨드(RD)의 인가 시 반도체메모리소자 내에서 실질적인 읽기동작을 발생시키는 신호이며, 카스레이턴시정보신호(CL1 ~ 5)는 복수의 신호로서 설정된 카스레이턴시(CL)에 대응하는 신호만이 활성화된다.
도면에는 도시되지 않았으나, 출력 구동신호(ROUTEN, FOUTEN)는 읽기커맨드에 의해 메모리 코어블록으로 부터 출력된 데이터가 데이터 패드를 통해 외부로 출력되는 시점을 제어하는 신호이다. 따라서, 데이터 패드로 출력되는 데이터가 카스레이턴시를 만족하기 위해서는 출력 구동신호(ROUTEN, FOUTEN)의 생성 시 카스레이턴시(CL)에 대한 고려가 이뤄져야 된다. 이와같이, 출력 구동신호(ROUTEN, FOUTEN)의 생성 시 카스레이턴시(CL)에 대한 정보를 제공하기 위해 생성되는 신호가 출력인에이블신호(OE00 ~ 05)이다.
도 2는 도 1의 출력 인에이블신호 생성부(10)의 내부 회로도이다.
도 2를 참조하면, 출력 인에이블신호 생성부(10)는 읽기카스신호(CASP6_RD)를 전달하기 위한 인버터 체인(11)과, 인버터 체인(11)의 출력신호를 라이징-DLL 클럭(RCLKDLL)에 동기시켜 출력 인에이이블신호 OE00로 출력하고, 인버터 체인(11)의 출력신호를 1클럭 지연시킨 출력 인에이블신호 OE10를 출력하기 위한 제1 쉬프터 레지스터(12)와, 초기화신호(OE_RSTB)에 응답하여 초기화되거나 출력 인에이블신호 OE10를 반클럭 및 한클럭 지연시켜 각각 출력 인에이블신호 OE15 및 OE20으로 출력하기 위한 제2 쉬프터 레지스터(13)와, 초기화 신호(OE_RSTB)에 응답하여 초기화되거나 출력 인에이블신호 OE20을 반클럭 및 한클럭 지연시켜 각각 출력 인에이블신호 OE25 및 OE30으로 출력하기 위한 제3 쉬프터 레지스터(14)를 구비한다.
도 3은 도 2에 도시된 출력 인에이블신호 생성부(10)의 동작 파형도이다.
도 3을 참조하면, 먼저 읽기커맨드(RD0)의 인가로 읽기카스신호(CASP6_RD)가 활성화된다. 이어, 출력 인에이블신호 생성부(10)는 라이징-DLL 클럭(RCLKDLL)을 기준으로 읽기카스신호(CASP6_RD)의 활성화 시점으로 부터 반클럭 및 한클럭 단위로 출력 인에이블신호 OE00 ~ OE30를 순차적으로 활성화시킨다.
도 1내지 도 3를 참조하여, 반도체메모리소자 내 출력 제어장치의 동작을 간략히 살펴보도록 한다.
먼저, 읽기커맨드가 인가되어 읽기카스신호가 활성화되면 출력 인에이블신호 생성부가 라이징-DLL 클럭(RCLKDLL)을 기준으로 읽기카스신호(CASP6_RD)의 활성화 시점으로 부터 반클럭 및 한클럭 단위로 출력 인에이블신호 OE00 ~ OE30를 순차적으로 활성화시킨다.
이어, 출력 구동신호 생성부(20)는 복수의 카스레이턴시정보신호(CL1 ~ 5) 중 활성화된 신호에 대응되는 출력 인에이블신호로 라이징 출력 구동신호(ROUTEN) 및 폴링 출력 구동신호(FOUTEN)를 생성하여 출력한다.
전술한 바와 같이, 출력 구동신호(ROUTEN, FOUTEN)의 생성 시 모든 출력 인에이블신호가 필요한 것이 아닌 것을 알 수 있다. 하기 표 1은 설정된 카스레이턴시에 따라 필요한 출력 인에이블신호를 도시한 것으로, 이를 참조하여 구체적으로 살펴보도록 한다.
Figure 112005076662736-PAT00001
상기 표 1을 참조하면, 카스레이턴시가 1로 설정된 경우에 출력 구동신호를 생성하는데는 출력 인에이블신호 OE00만이 사용되는 것을 알 수 있다. 또한, 카스레이턴시가 2인 경우에는 출력 인에이블신호 OE00~ OE10이 필요하며, 카스레이턴시가 3인 경우에는 출력 인에이블신호 OE00 ~ OE20이 필요한 것을 알 수 있다.
전술한 바와 같이, 출력 구동신호의 생성 시에는 모든 출력 인에이블신호가 필요한 것이 아니라, 설정된 카스레이턴시에 따라 필요한 출력 인에이블신호의 수가 달라지는 것을 알 수 있다.
그런데, 종래기술에 따른 출력 제어장치는 사용되지 않는 경우에도 항상 모든 출력 인에이블신호를 생성하므로 인해, 불필요한 전류소모가 발생하는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 불필요한 전류소모를 줄일 수 있는 출력 제어장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 출력 제어장치는 읽기카스신호의 활성화 시점으로 부터의 지연시간에 관한 정보를 갖는 복수의 출력인에이블신호를 생성하되, 설정된 카스레이턴시에 대응되는 신호만을 생성하기 위한 출력 인에이블신호 생성수단; 및 상기 카스레이턴시에 대응하는 상기 출력인에이블신호를 데이터가 외부로 출력되는 시점을 제어하는 출력 구동신호로 출력하기 위한 출력 구동신호 생성수단을 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 출력 제어장치의 블록 구성도이다.
도 4를 참조하면, 본 발명에 따른 출력 제어장치는 읽기카스신호(CASP6_RD)의 활성화 시점으로 부터의 지연시간에 관한 정보를 갖는 복수의 출력인에이블신호(OE00 ~ OE30)를 생성하되, 카스레이턴시정보신호(CL1 ~ CL5)에 대응되는 신호만을 생성하기 위한 출력 인에이블신호 생성부(100)와, 카스레이턴시정보신호(CL1 ~ 5) 에 대응하는 출력인에이블신호(OE00 ~ OE50)로 출력 구동신호(ROUTEN, FOUTEN)를 생성하기 위한 출력 구동신호 생성부(200)를 구비한다.
다음에서는 각 블록의 내부 회로도를 참조하여 구체적으로 살펴보도록 한다.
도 5는 본 발명의 일 실시 예에 따른 도 4의 출력 인에이블신호 생성부(100)의 내부 회로도로서, 특히 라이징-DLL 클럭(RCLKDLL)에 동기되어 구동되는 출력 인에이블신호 생성부만을 도시한 도면이다. 폴링-DLL 클럭(FCLKDLL)에 동기되어 구동되는 경우에도 동일한 회로적 구현을 가지며, 단지 생성되는 출력 인에이블신호의 활성화되는 시점만이 반클럭 뒤지므로, 이에 대해서는 구체적으로 언급하지 않도록 한다.
도 5를 참조하면, 제1 실시 예에 따른 출력 인에이블신호 생성부(100)는 읽기카스신호(CASP6_RD)를 지연시켜 전달하기 위한 인버터 체인(110)과, 인버터 체인(110)의 출력신호를 라이징-DLL 클럭(RCLKDLL)에 동기시켜 출력 인에이블신호 OE00으로 출력하기 위한 초기 동기화부(120)와, 라이징-DLL 클럭(RCLKDLL)과 카스레이턴시정보신호(CL1 ~ 5)를 입력으로 가져 제1 내지 제5 제어신호를 생성하기 위한 제어부(131, 132, 133, 134, 135, 136)와, 직렬 연결되어 앞단의 출력 인에이블신호를 해당 제어신호의 활성화 시 출력 인에이블신호로 출력하기 위한 제1 내지 제5 동기화부(141, 142, 143, 144, 145)를 포함한다.
그리고 초기 동기화부(120)는 라이징-DLL클럭(RCLKDLL)의 논리레벨 'L'에 응답하여 인버터 체인(110)의 출력신호를 전달하기 위한 트랜스퍼 게이트(TG1)와, 트랜스퍼 게이트(TG1)의 출력신호를 반전시켜 출력하기 위한 인버터(I1)와, 인버터 (I1)의 출력신호를 래치하여 출력 인에이블신호 OE00으로 출력하기 위한 래치(122)를 구비한다.
제어부(131, 132, 133, 134, 135, 136)는 제1 및 제2 카스레이턴시정보신호(CL1, CL2)의 비활성화 시 제1 정보확장신호(CL12)를, 제3 및 제4 카스레이턴시정보신호(CL3, CL4)의 비활성화 시 제2 정보확장신호(CL34)를 활성화하기 위한 정보 확장부(131)와, 제1 카스레이턴시정보신호(CL1)의 비활성화 시 라이징-DLL클럭(RCLKDLL)을 반전시켜 제1 제어신호로 출력하기 위한 제1 제어신호 생성부(132)와, 제1 정보확장신호(CL12)의 활성화 시 라이징-DLL클럭(RCLKDLL)을 제2 제어신호로 출력하기 위한 제2 제어신호 생성부(133)와, 제1 정보확장신호(CL12)의 활성화 및 제3 카스레이턴시정보신호(CL3)의 비활성화 시 라이징-DLL 클럭(RCLKDLL)을 반전시켜 제3 제어신호로 출력하기 위한 제3 제어신호 생성부(134)와, 제1 및 제2 정보확장신호(CL12, CL34)의 활성화 시 라이징-DLL 클럭(RCLKDLL)을 반전시켜 제4 제어신호로 출력하기 위한 제4 제어신호 생성부(135)와, 제1 및 제2 정보확장신호(CL12, CL34C)가 활성화되고, 제5 카스레이턴시정보신호(CL5)가 비활성화되면 라이징-DLL 클럭(RCLKDLL)을 반전시켜 제5 제어신호로 출력하기 위한 제5 제어신호 생성부(136)를 구비한다.
구체적으로 살펴보면, 정보 확장부(131)는 제1 카스레이턴시정보신호(CL1)와 제2 카스레이턴시정보신호(CL2)를 입력으로 가져 제1 정보확장신호(CL12)를 출력하기 위한 노어게이트(NR1)와, 제3 카스레이턴시정보신호(CL3)와 제4 카스레이턴시정보신호(CL4)를 입력으로 가져 제2 정보확장신호(CL34)를 출력하기 위한 노어게이트 (NR2)를 구비한다.
제1 제어신호 생성부(132)는 제1 카스레이턴시정보신호(CL1)와 반전 라이징-DLL클럭(RCLKDLLB)을 입력으로 가져 제1 제어신호를 출력하기 위한 노어게이트(NR3)를 포함한다.
제2 제어신호 생성부(133)는 제1 정보확장신호(CL12)와 라이징-DLL 클럭(RCLKDLL)을 인가받아 제2 제어신호를 출력하기 위한 낸드게이트(ND1)를 포함한다.
제3 제어신호 생성부(134)는 제3 카스레이턴시정보신호(CL3)를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호, 제1 정보확장신호(CL12) 및 라이징-DLL 클럭(RCLKDLL)을 인가받아 제3 제어신호를 생성하기 위한 낸드게이트(ND2)를 포함한다.
제4 제어신호 생성부(135)는 제1 및 제2 정보확장신호(CL12, CL34) 및 라이징-DLL 클럭(RCLKDLL)을 인가받아 제4 제어신호를 출력하기 위한 낸드게이트(ND3)를 포함한다.
제5 제어신호 생성부(136)는 제5 카스레이턴시정보신호(CL5)를 반전시키기 위한 인버터(I3)와, 인버터(I3)의 출력신호, 제1 및 제2 정보확장신호(CL12, CL34C)와 라이징-DLL 클럭(RCLKDLL)을 인가받아 제5 제어신호를 생성하기 위한 낸드게이트(ND4)를 포함한다.
제1 동기화부(141)는 제1 제어신호의 논리레벨 'H'에 응답하여 출력 인에이블신호 OE00를 전달하기 위한 트랜스퍼 게이트(TG2)와, 트랜스퍼 게이트(TG2)의 출력신호를 반전시키기 위한 인버터(I4)와, 인버터(I4)의 출력신호를 래치하여 출력 인에이블신호 OE10으로 출력하기 위한 래치(141a)를 구비한다.
그리고 제2 내지 제5 동기화부(142, 143, 144, 145) 내 트랜스퍼 게이트는 해당 제어신호의 논리레벨 'L'에 응답하여 인가된 출력 인에이블신호를 전달하는 점만 다를 뿐 동일한 회로적 구현을 가지므로, 구체적인 언급은 생략하도록 한다.
참고적으로, 카스레이턴시가 1로 설정되면 제1 카스레이턴시정보신호(CL1)가 논리레벨 'H'로 활성화되며, 카스레이턴시가 2로 설정되면 제2 카스레이턴시정보신호( CL2)가 논리레벨 'H'로 활성화된다. 또한, 카스레이턴시가 3로 설정되면 제3 카스레이턴시정보신호(CL3)가 활성화된다.
또한, 제1 제어신호는 논리레벨 'H'로 액티브되는 신호이며, 제2 내지 제5 제어신호는 논리레벨 'L'로 액티브되는 신호이다.
또한, 제1 및 제2 정보확장신호(CL12, CL34)는 논리레벨 'H'로 액티브되는 신호이다.
다음에서는 출력 인에이블신호 생성부(100)의 동작을 간략히 살펴보도록 한다.
먼저, 카스레이턴시가 1로 설정되면, 제1 카스레이턴시정보신호(CL1)가 논리레벨 'H'로 활성화되며, 제2 내지 제5 카스레이턴시정보신호(CL2 ~ CL5)는 논리레벨 'L'로 비활성화된다.
이에 의해, 정보 확장부(131)는 제1 정보확장신호(CL12)를 논리레벨 'L'로 비활성화시키며, 제2 정보확장신호(CL34)를 논리레벨 'H'로 활성화시킨다. 그리고 제1 제어신호 생성부(132)는 제1 카스레이턴시정보신호(CL1)의 활성화에 응답하여 제1 제어신호를 논리레벨 'L'로 비활성화시킨다. 또한, 제2 내지 제5 제어신호 생성부(133, 134, 135, 136, 136)는 제1 정보확장신호(CL12)의 비활성화에 응답하여 각각의 제어신호를 논리레벨 'H'로 비활성화시킨다.
이어, 읽기커맨드에 의해 읽기카스신호(CASP6_RD)가 활성화되면, 초기 동기화부(120)가 이를 라이징-DLL 클럭(RCLKDLL)의 논리레벨 'L'에 동기시켜 출력 인에이블신호 OE00으로 출력한다.
그리고 제1 및 제5 동기화부(141, 142, 143, 144, 145)는 제1 내지 제5 제어신호가 비활성화되므로, 턴오프된다.
그러므로, 출력 인에이블신호 OE00만이 읽기카스신호의 활성화 시 라이징-DLL 클럭에 동기되어 활성화되며, 출력 인에이블신호 OE10 ~ OE60은 활성화되지 않는다.
또한, 카스레이턴시가 3으로 설정된 경우에는, 제3 카스레이턴시정보신호( CL3)가 논리레벨 'H'로 활성화되며, 이외의 카스레이턴시정보신호(CL1, CL2, CL4, CL5)는 비활성화된다.
따라서, 정보확장부(131)는 제1 정보확장신호(CL12)를 논리레벨 'H'로 활성화시키며, 제2 정보확장신호(CL34)는 비활성화시킨다. 그리고 제1 제어신호 생성부(132)는 제1 카스레이턴시정보신호(CL1)에 응답하여 인가받은 반전 라이징-DLL 클럭(RCLKDLLB)을 반전시켜 제1 제어신호로 출력한다. 그리고 제2 제어신호 생성부(133)는 제1 정보확장신호(CL12)에 응답하여 라이징-DLL 클럭(RCLKDLL)을 반전시켜 제2 제어신호로 출력한다. 그리고 제3 제어신호 생성부(134)는 제3 카스레이턴신호 (CL3)의 활성화로 인해, 제4 및 제5 제어신호 생성부(135, 136)는 제2 정보확장신호(CL34)의 비활성화로 인해, 제3 내지 제5 제어신호를 논리레벨 'H'로 비활성화시킨다.
이어, 읽기카스신호(CASP6_RD)가 활성화되며, 초기 동기화부(141)가 라이징-DLL클럭(RCLKDLL)에 동기시켜 출력 인에이블신호 OE00를 출력한다. 그리고 제1 및 제2 동기화부(141, 142)가 각각 제1 및 제2 제어신호에 응답하여 출력 인에이블신호 OE10 및 OE20를 출력한다. 제3 내지 제5 동기화부(134, 135, 136)는 해당 제어신호의 비활성화에 의해 턴오프된다.
따라서, 읽기카스신호(CASP6_RD)의 활성화 시점으로 부터 라이징-DLL 클럭(RCLKDLL)에 동기되어 출력 인에이블신호 OE00 ~ OE20까지 1클럭 단위로 순차적으로 활성화된다.
즉, 전술한 본 발명에 따른 출력 인에이블신호 생성부(100)는 카스레이턴시정보신호를 인가받는 제어부(131, 132, 133, 134, 135, 136)를 더 구비하여, 카스레이턴시에 따라 불필요한 출력인에이블신호를 생성하는 동기화부 내 트랜스퍼 게이트를 턴오프시킨다. 따라서, 불필요한 출력인에이블신호를 생성하는 동기화부가 턴오프되므로 전류소모를 줄일 수 있다.
한편, 도 6은 본 발명의 제2 실시 예에 따른 출력 인에이블신호 생성부(100)의 내부 회로도이다.
도 6을 참조하면, 제2 실시 예에 따른 출력 인에이블신호 생성부(100)는 읽기카스신호(CASP6_RD)를 지연시켜 전달하기 위한 인버터 체인(150)과, 인버터 체인 (150)의 출력신호를 라이징-DLL 클럭(RCLKDLL)에 동기시켜 출력 인에이블신호 OE00으로 출력하기 위한 초기 동기화부(155)와, 반전 라이징-DLL 클럭(RCLKDLLB)과 카스레이턴시정보신호(CL1 ~ 5)를 입력으로 가져 제1 내지 제5 제어신호를 생성하기 위한 제어부(171, 172, 173, 174, 175)와, 직렬 연결되어 앞단의 출력 인에이블신호를 해당 제어신호의 활성화 시 출력 인에이블신호로 출력하기 위한 제1 내지 제5 동기화부(161, 162, 163, 164, 165)를 포함한다.
그리고 제어부는 각각의 카스레이턴시정보신호(CL1 ~ CL5)의 비활성화 시 라이징-DLL 클럭(RCLKDLLB)를 제1 내지 제5 제어신호로 출력하는 제1 내지 제5 제어신호 생성부(171, 172, 173, 174, 175)를 구비한다.
각각은 인가받는 카스레이턴시정보신호만이 다르며 동일한 회로적 구현을 가지므로 제1 제어신호 생성부(161)만을 예시로서 살펴보도록 한다.
제1 제어신호 생성부(161)는 제1 카스레이턴시정보신호(CL1)와 반전 라이징-DLL 클럭(RCLKDLLB)을 입력으로 가져 제1 제어신호로 출력하기 위한 노어게이트(NR4)를 포함한다.
간략히 동작을 살펴보면, 카스레이턴시가 3으로 설정된 경우 제3 카스레이턴시정보신호(CL3)가 활성화된다. 따라서, 제3 제어신호 생성부(173)가 제3 제어신호를 논리레벨 'L'로 비활성화시키며, 제1, 제2, 제4, 및 제5 제어신호 생성부(171, 172, 174, 175)가 입력된 반전 라이징-DLL 클럭(RCLKDLLB)을 반전시켜 해당 제어신호로 출력한다.
이어, 읽기카스신호(CASP6_RD)가 활성화되면, 초기 동기화부(155)가 이를 라 이징-DLL 클럭(RCLKDLLB)에 동기시켜 출력 인에이블신호 OE00으로 출력한다. 그리고 제1 및 제2 동기화부(161, 162)가 1클럭 단위로 순차적으로 출력 인에이블신호 OE10 및 OE20를 활성화 시킨다.
이때, 제3 동기화부(163)가 턴오프되므로, 제4 및 제5 동기화부(164, 165)는 입력신호가 활성화되지 않으므로 해당 출력 인에이블신호를 활성화시키지 않으나, 클럭 형태의 제어신호가 인가되므로 구동된다.
그러므로, 제2 실시 예에 따른 출력 인에이블신호 생성부(100)는 카스레이턴시정보신호(CL1 ~ CL5)를 인가받는 제어부를 더 포함하여, 읽기카스신호(CASP6_RD)를 클럭에 동기시켜 출력 인에이블신호를 생성하는 동기화부의 구동을 제어한다. 즉, 설정된 카스레이턴시에 대응하여 필요한 출력인에이블신호 바로 다음 동기화부만을 턴오프시키므로서, 턴오프된 동기화부의 출력 인에이블신호를 인가받는 동기화부들이 출력신호를 활성화시키지 않도록 한다. 예를 들어, 카스레이턴시가 2인 경우에는 제2 동기화부(162)가 턴오프되도록 하여 필요한 출력 인에이블신호 OE00과 OE10만이 활성화되도록 하며, 카스레이턴시가 4인 경우에는 제4 동기화부(164)가 턴오프되도록 하여 출력 인에이블신호 OE00 ~ OE30만이 활성화되도록 한다.
한편, 제2 실시 예에 따른 출력 인에이블신호 생성부는 카스레이턴시에 대응하는 출력 인에이블신호의 바로 다음 출력 인에이블신호를 생성하는 동기화부만을 턴오프시키기 때문에, 제1 실시 예에 비해 줄일 수 있는 전류소모의 양은 적다.
도 7은 도 4의 출력 구동신호 생성부(200)의 내부 회로도이다.
도 7를 참조하면, 출력 구동신호 생성부(220)는 제1 내지 제6 카스레이턴시 정보신호(CL1 ~ CL6) 중 해당 신호의 활성화에 응답하여 해당 출력 인에이블신호 OE00 ~ OE50를 라이징 출력 구동신호(ROUTEN)로 출력하기 위한 제1 출력 구동신호 생성부(220)와, 제1 내지 제6 카스레이턴시정보신호(CL1 ~ CL6) 중 해당 신호의 활성화에 응답하여 해당 출력 인에이블신호 OE00 ~ OE50를 폴링 출력 구동신호(FOUTEN)로 출력하기 위한 제2 출력 구동신호 생성부(240)를 구비한다.
그리고 제1 및 제2 출력 구동신호 생성부(220, 240)는 각각 카스레이턴시정보신호의 활성화에 응답하여 해당 출력 인에이블신호를 전달하기 위한 복수의 트랜스퍼 게이트와, 공통된 트랜스퍼 게이트의 출력노드에 걸린 전압을 래치하여 출력 구동신호로 출력하기 위한 래치를 구비한다.
여기서, 제1 출력 구동신호 생성부(220)의 입력신호인 출력 인에이블신호 OE00 ~ OE60은 라이징-DLL클럭(RCLKDLL)에 동기되어 활성화된 신호이며, 출력 인에이블신호 OE05 ~ OE55는 폴링-DLL 클럭(FCLKDLL)에 동기되어 활성화된 신호이다.
도 4 내지 제7에 도시된 본 발명에 따른 출력 제어장치의 동작을 간략히 살펴보도록 한다.
먼저, 출력 인에이블신호 생성부(100)는 설정된 카스레이턴시에 대응하여 필요한 출력 인에이블신호만을 선택적으로 활성화시킨다. 이어, 출력 구동신호 생성부(200)는 카스레이턴시정보신호에 따라 해당 출력 인에이블신호를 각각 라이징 및 폴링 출력 구동신호(ROUTEN, FOUTEN)로 출력한다.
이와같이, 본 발명에 따른 출력 제어장치는 출력 인에이블신호의 생성 시 카스레이턴시정보신호를 인가받아, 카스레이턴시정보신호에 대응하는 출력 인에이블 신호만을 생성한다. 따라서, 설정된 카스레이턴시에 의해 출력 구동신호의 생성 시 불필요한 출력 인에이블신호의 생성을 방지할 수 있어, 종래의 불필요한 전류소모를 줄일 수 있다.
한편, 전술한 본 발명에서는 읽기커맨드에 의한 데이터의 출력시점을 제어하기 위한 출력 제어장치를 예시하였으나, 읽기카스신호와 같이 플래그신호의 인가 시일정 간격으로 복수의 신호가 활성화되고 선택신호에 대응하는 신호만으로 제어신호를 생성하는 블록에도 적용 가능하다. 즉, 플래그신호로 부터 일정 간격으로 복수의 신호를 생성할 때, 상기 선택신호의 정보를 통해 제어하면, 불필요한 신호의 생성으로 인한 전류소모를 줄일 수 있어, 본 발명과 동일한 목적을 달성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 카스레이턴시에 대응하여 필요한 출력 인에이블신호만을 생성하므로서, 불필요한 출력 인에이블신호를 생성하기 위해 소모되었던 전류를 줄일 수 있다.

Claims (21)

  1. 읽기카스신호의 활성화 시점으로 부터의 지연시간에 관한 정보를 갖는 복수의 출력인에이블신호를 생성하되, 설정된 카스레이턴시에 대응되는 신호만을 생성하기 위한 출력 인에이블신호 생성수단; 및
    상기 카스레이턴시에 대응하는 상기 출력인에이블신호를 데이터가 외부로 출력되는 시점을 제어하는 출력 구동신호로 출력하기 위한 출력 구동신호 생성수단
    를 포함하는 출력 제어장치.
  2. 제1항에 있어서,
    상기 출력인에이블신호 생성수단은,
    상기 읽기카스신호를 라이징-DLL 클럭에 동기시켜 제1 출력 인에이블신호로 출력하기 위한 초기 동기화부와,
    직렬 연결되어 앞단의 출력 인에이블신호를 해당 제어신호의 활성화 시 출력 인에이블신호로 출력하기 위한 제1 내지 제5 동기화부와,
    설정된 카스레이턴시에 대응되는 출력 인에이블신호를 생성하는 상기 제1 내지 제5 동기화부 중 선택적으로 상기 라이징-DLL 클럭을 제어신호로 인가하여 구동을 제어하기 위한 제어부을 포함하는 것
    을 특징으로 하는 출력 제어장치.
  3. 제2항에 있어서,
    상기 제어부는
    제1 및 제2 카스레이턴시정보신호의 비활성화 시 제1 정보확장신호를, 제3 및 제4 카스레이턴시정보신호의 비활성화 시 제2 정보확장신호를 활성화하기 위한 정보 확장부와,
    상기 제1 카스레이턴시정보신호의 비활성화 시 상기 라이징-DLL클럭을 반전시켜 제1 제어신호로 출력하기 위한 제1 제어신호 생성부와,
    상기 제1 정보확장신호의 활성화 시 상기 라이징-DLL클럭을 제2 제어신호로 출력하기 위한 제2 제어신호 생성부와,
    상기 제1 정보확장신호의 활성화 및 상기 제3 카스레이턴시정보신호의 비활성화 시 상기 라이징-DLL 클럭을 반전시켜 제3 제어신호로 출력하기 위한 제3 제어신호 생성부와,
    상기 제1 및 제2 정보확장신호의 활성화 시 상기 라이징-DLL 클럭을 반전시켜 제4 제어신호로 출력하기 위한 제4 제어신호 생성부와,
    상기 제1 및 제2 정보확장신호가 활성화되고, 제5 카스레이턴시정보신호가 비활성화되면 상기 라이징-DLL 클럭을 반전시켜 제5 제어신호로 출력하기 위한 제5 제어신호 생성부를 구비하는 것
    을 특징으로 하는 출력 제어장치.
  4. 제3항에 있어서,
    상기 초기 동기화부는,
    상기 라이징-DLL클럭의 논리레벨 'L'에 응답하여 상기 읽기카스신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 반전시켜 출력하기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 래치하여 제1 출력 인에이블신호로 출력하기 위한 제1 래치를 구비하는 것
    을 특징으로 하는 출력 제어장치.
  5. 제4항에 있어서,
    상기 제1 동기화부는,
    상기 제1 제어신호의 논리레벨 'H'에 응답하여 상기 제1 출력 인에이블신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 제2 트랜스퍼 게이트의 출력신호를 반전시키기 위한 제2 인버터와,
    상기 제2 인버터의 출력신호를 래치하여 제2 출력 인에이블신호으로 출력하기 위한 제2 래치를 구비하는 것
    을 특징으로 하는 출력 제어장치.
  6. 제5항에 있어서,
    상기 제2 내지 제5 동기화부는
    해당 제어신호의 논리레벨 'H'에 응답하여 자신의 입력신호를 전달하기 위한 제3 트랜스퍼 게이트와,
    상기 제3 트랜스퍼 게이트의 출력신호를 반전시키기 위한 제3 인버터와,
    상기 제3 인버터의 출력신호를 래치하여 해당 출력 인에이블신호으로 출력하기 위한 제3 래치를 구비하는 것
    을 특징으로 하는 출력 제어장치.
  7. 제6항에 있어서,
    상기 정보 확장부는,
    상기 제1 카스레이턴시정보신호와 상기 제2 카스레이턴시정보신호를 입력으로 가져 상기 제1 정보확장신호를 출력하기 위한 제1 노어게이트와,
    상기 제3 카스레이턴시정보신호와 상기 제4 카스레이턴시정보신호를 입력으로 가져 상기 제2 정보확장신호를 출력하기 위한 제2 노어게이트를 구비하는 것
    을 특징으로 하는 출력 제어장치.
  8. 제7항에 있어서,
    상기 제1 제어신호 생성부는,
    상기 제1 카스레이턴시정보신호와 상기 라이징-DLL클럭을 입력으로 가져 상기 제1 제어신호를 출력하기 위한 제3 노어게이트를 포함하는 것
    을 특징으로 하는 출력 제어장치.
  9. 제8항에 있어서,
    상기 제2 제어신호 생성부는,
    상기 제1 정보확장신호와 상기 라이징-DLL 클럭을 인가받아 상기 제2 제어신호를 출력하기 위한 제1 낸드게이트를 포함하는 것
    을 특징으로 하는 출력 제어장치.
  10. 제9항에 있어서,
    상기 제3 제어신호 생성부는,
    상기 제3 카스레이턴시정보신호를 반전시키기 위한 제2 인버터와,
    상기 제2 인버터의 출력신호, 상기 제1 정보확장신호 및 상기 라이징-DLL 클럭을 인가받아 상기 제3 제어신호를 생성하기 위한 제2 낸드게이트를 포함하는 것
    을 특징으로 하는 출력 제어장치.
  11. 제10항에 있어서,
    제4 제어신호 생성부는,
    상기 제1 및 제2 정보확장신호와 상기 라이징-DLL 클럭을 인가받아 상기 제4 제어신호를 출력하기 위한 제3 낸드게이트를 포함하는 것
    을 특징으로 하는 출력 제어장치.
  12. 제11항에 있어서,
    상기 제5 제어신호 생성부는,
    상기 제5 카스레이턴시정보신호를 반전시키기 위한 제3 인버터와,
    상기 제3 인버터의 출력신호, 상기 제1 및 제2 정보확장신호와 상기 라이징-DLL 클럭을 인가받아 상기 제5 제어신호를 생성하기 위한 제4 낸드게이트를 포함하는 것
    을 특징으로 하는 출력 제어장치.
  13. 제2항에 있어서,
    상기 출력인에이블신호 생성수단은,
    상기 읽기카스신호를 라이징-DLL 클럭에 동기시켜 제1 출력 인에이블신호로 출력하기 위한 초기 동기화부와,
    직렬 연결되어 앞단의 출력 인에이블신호를 해당 제어신호의 활성화 시 출력 인에이블신호로 출력하기 위한 제1 내지 제5 동기화부와,
    설정된 카스레이턴시에 대응되는 출력 인에이블신호를 생성하는 동기화부만을 턴오프되도록 제어신호를 인가하여 구동을 제어하는 제어부를 포함하는 것
    을 특징으로 하는 출력 제어장치.
  14. 제13항에 있어서,
    상기 제어부는 해당 카스레이턴시정보신호의 비활성화 시 상기 반전 라이징-DLL 클럭을 제1 내지 제5 제어신호로 출력하는 제1 내지 제5 제어신호 생성부를 포함하는 것
    을 특징으로 하는 출력 제어장치.
  15. 제14항에 있어서,
    상기 제1 내지 제5 동기화부는,
    해당 제어신호의 논리레벨 'H'에 응답하여 입력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 래치하여 해당 출력 인에이블신호으로 출력하기 위한 제1 래치를 구비하는 것
    을 특징으로 하는 출력 제어장치.
  16. 제15항에 있어서,
    상기 초기 동기화부는,
    상기 라이징-DLL클럭의 논리레벨 'L'에 응답하여 상기 읽기카스신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 제2 트랜스퍼 게이트의 출력신호를 반전시켜 출력하기 위한 제2 인버터와,
    상기 제2 인버터의 출력신호를 래치하여 제1 출력 인에이블신호로 출력하기 위한 제2 래치를 구비하는 것
    을 특징으로 하는 출력 제어장치.
  17. 제16항에 있어서,
    상기 제1 내지 제5 제어신호 생성부는,
    해당 카스레이턴시정보신호와 상기 반전 라이징-DLL 클럭을 입력으로 가져 해당 제어신호를 출력하기 위한 노어게이트를 구비하는 것
    을 특징으로 하는 출력 제어장치.
  18. 복수의 간격신호 중 활성화된 선택신호에 대응하는 신호만을 제어신호로 출력하기 위한 제어신호 생성수단; 및
    플래그 신호의 활성화 시점으로 부터 일정 간격으로 활성화되는 상기 복수의 간격신호 생성 시, 상기 활성화된 선택신호에 대응되는 신호만을 생성하기 위한 간격신호 생성수단
    를 포함하는 출력 제어장치.
  19. 제18항에 있어서,
    상기 간격신호 생성수단은,
    직렬 연결되어 앞단의 간격신호를 클럭에 동기시켜 상기 간격신호로 출력하되, 첫번째 쉬프팅부는 상기 플래그 신호를 입력받는 복수의 쉬프팅부와,
    상기 복수의 간격신호 중 상기 활성화된 선택신호에 대응되는 신호를 생성하기 위한 쉬프팅부에만 상기 클럭을 인가하기 위한 제어부을 포함하는 것
    을 특징으로 하는 출력 제어장치.
  20. 제19항에 있어서,
    상기 제어부는,
    복수의 선택신호 중 하나와 상기 클럭을 입력으로 가져, 해당 선택신호의 활성화 시 상기 클럭을 전달하기 위한 복수의 제어신호 생성부를 구비하는 것
    을 특징으로 하는 출력 제어장치.
  21. 제20항에 있어서,
    상기 복수의 제어신호 생성부는,
    상기 복수의 선택신호 중 하나와 상기 클럭을 입력으로 갖는 노어게이트를 포함하는 것을 특징으로 하는 출력 제어장치.
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