JP2007095268A - 出力制御装置 - Google Patents

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Abstract

【課題】不要な電流消費を低減できる出力制御装置を提供する。
【解決手段】本発明の出力制御装置は、読み出しＣＡＳ信号の活性化時点からの遅延時間に関する情報を有する複数の出力イネーブル信号を生成し、設定されたＣＡＳレイテンシに対応する信号のみを生成するための出力イネーブル信号生成手段と、前記ＣＡＳレイテンシに対応する前記出力イネーブル信号を、データが外部に出力される時点を制御する出力駆動信号として出力するための出力駆動信号生成手段とを備える。
【選択図】図４

Description

本発明は、半導体設計技術に関し、特に半導体メモリ素子においてデータを出力するためのデータ出力制御回路に関する。
近年、半導体メモリ装置は集積度の増加とともに、その動作速度の向上のために改善が続けられている。そして、動作速度を向上させるためにメモリチップの外部で与えられるクロックと同期して動作できる、いわゆる同期式メモリ装置が登場した。
最初に提案されたのは、メモリ装置の外部からのクロックの立ち上がりエッジに同期して１つのデータピンでクロックの１周期に亘って１つのデータを入出力する、いわゆるＳＤＲ同期式メモリ装置である。
しかしながら、ＳＤＲ同期式メモリ装置もやはり高速動作を求めるシステムの速度を満足させるには不十分であり、そのため１つのクロック周期に２つのデータを処理する方式であるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）同期式メモリ装置が提案されている。
ＤＤＲ同期式メモリ装置の各データ入出ピンでは、外部から入力されるクロックの立ち上がりエッジと立ち下がりエッジに同期されて連続的に２つのデータが入出力される。したがって、クロックの周波数を増加させなくても従来のＳＤＲ同期式メモリ装置に比べ、少なくとも２倍以上の帯域幅を具現でき、その分、高速動作が実現可能になる。
ところが、ＤＤＲメモリ装置では、２つのデータを１クロック周期で出力または受信しなければならないため、これを効率よく行うには、従来の同期式メモリ装置で用いられているデータアクセス方式を利用できなくなる。
例えば、クロックの周期が１０ｎｓｅｃ程度である場合、立ち上がり及び立ち下がり時の時間（約０.５×４=２）とその他のスペックを合せるための時間などを引けば、実質的に約６ｎｓｅｃ以下の時間の間に２つのデータを連続的に処理しなければならない。しかしながら、このような処理はメモリ装置の内部で行うには不十分であるため、メモリ装置は外部にデータを出力したり外部から受信したりする際に限って、クロックの立ち上がりエッジ及び立ち下がりエッジでデータを入出力させ、実質的にメモリ装置内部ではクロックの一方のエッジに同期される２つのデータを処理することになる。
したがって、メモリ装置でデータを受信して内部コア領域に伝達したり、コア領域に伝達されるデータを外部に出力したりするためには、新たなデータアクセス方式が必要となる。
一方、同期式メモリ装置では、従来の非同期式メモリ装置とは異なる幾つかの概念を用いるが、その一つがＣＡＳレイテンシ（ＣＡＳ ＬＡＴＥＮＣＹ、ＣＬ）である。ＣＡＳレイテンシとは、リード命令語の入力後、メモリ装置からデータを出力するまでのクロック数をいうが、例えば、ＣＬ=３ならばリード命令語がメモリ装置に入力されてから３回のクロック周期後にデータが外部に出力されることを意味する。したがって、ＣＡＳレイテンシモード値はデータを出力するタイミングを決定することになり、メモリ装置は初期動作時にセットされたＣＬ値を感知し、データをアクセスして出力するのに用いる。
したがって、メモリ装置は、データ出力イネーブル信号がリード命令語に応答して生成した信号を、セットされたＣＡＳレイテンシだけ動作クロックの周期を遅延させてから生成し、データ出力イネーブル信号が活性化されなければ、リード命令語に対応してアクセスされたデータを外部に出力できなくなる。
この際に用いる動作クロックは、外部から入力されるクロック信号を所定時間遅延固定させたＤＬＬクロックであるが、ＤＬＬクロックは遅延固定ループ回路で生成され出力されることになる。メモリ装置は外部から入力されるクロックの立ち上がりエッジと立ち下がりエッジに正確に同期してからデータを出力しなければならないが、内部処理過程で必然的に生じるクロック信号の遅延時間により、外部から入力される外部クロックの立ち上がりエッジと立ち下がりエッジに正確に同期してデータを出力することができない。
これを補償するために生成するクロック信号が、メモリ装置の遅延固定ループ回路から出力されるＤＬＬクロックである。データを出力させる時にＤＬＬクロックに同期させて外部に出力すれば、外部クロックの立ち上がりエッジと立ち下がりエッジに同期されてデータの出力が可能となる。
図１は、従来のＤＤＲ同期式メモリ素子においてリード命令語に対応するデータを出力するのに必要なデータ出力装置を示すブロック構成図である。
同図に示すように、半導体メモリ素子のデータ出力装置は、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤの活性化時点からの遅延時間に関する情報を有する複数の出力イネーブル信号ＯＥ００〜ＯＥ３０を生成する出力イネーブル信号生成部１０と、ＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ５に対応して前記出力イネーブル信号ＯＥ００〜ＯＥ３０を出力駆動信号ＲＯＵＴＥＮ、ＦＯＵＴＥＮとして出力する出力駆動信号生成部２０とを備える。
因みに、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤは、読み出しコマンドＲＤの印加時に半導体メモリ素子内で実質的な読み出し動作を発生させる信号であり、ＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ５は複数の信号として設定されたＣＡＳレイテンシＣＬに対応する信号のみ活性化する。
図には示されていないが、出力駆動信号ＲＯＵＴＥＮ、ＦＯＵＴＥＮは、読み出しコマンドによりメモリコアブロックから出力されたデータが、データパッドを介して外部に出力される時点を制御する信号である。したがって、データパッドに出力されるデータがＣＡＳレイテンシを満足するためには、出力駆動信号ＲＯＵＴＥＮ、ＦＯＵＴＥＮが生成された際、ＣＡＳレイテンシＣＬに対する考慮がなされなければならない。このように、出力駆動信号ＲＯＵＴＥＮ、ＦＯＵＴＥＮの生成時にＣＡＳレイテンシＣＬに対する情報を提供するために生成される信号が出力イネーブル信号ＯＥ００〜ＯＥ３０である。
図２は、図１の出力イネーブル信号生成部１０の内部回路図である。
同図に示すように、出力イネーブル信号生成部１０は、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤを伝達するためのインバータチェーン１１と、インバータチェーン１１の出力信号を立ち上がりＤＬＬクロックＲＣＬＫＤＬＬに同期させて出力イネーブル信号ＯＥ００として出力し、インバータチェーン１１の出力信号を１クロック遅延させた出力イネーブル信号ＯＥ１０を出力するための第１シフタレジスタ１２と、初期化信号ＯＥ_ＲＳＴＢに応答して初期化され、出力イネーブル信号ＯＥ１０を半クロック及び１クロック遅延させてそれぞれ出力イネーブル信号ＯＥ１５及びＯＥ２０として出力するための第２シフタレジスタ１３と、初期化信号ＯＥ_ＲＳＴＢに応答して初期化され、出力イネーブル信号ＯＥ２０を半クロック及び１クロック遅延させてそれぞれ出力イネーブル信号ＯＥ２５及びＯＥ３０として出力するための第３シフタレジスタ１４とを備える。
図３は、図２に示した出力イネーブル信号生成部１０の動作タイミングチャートである。
同図に示すように、まず、読み出しコマンドＲＤ０の印加により読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤが活性化される。その後、出力イネーブル信号生成部１０は、立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを基準として読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤの活性化時点で半クロック及び１クロック単位で出力イネーブル信号ＯＥ００〜ＯＥ３０を順次に活性化させる。
図１〜図３を参照して、半導体メモリ素子内のデータ出力装置の動作について簡略に説明する。
まず、読み出しコマンドＲＤ０が印加されて読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤが活性化されると、出力イネーブル信号生成部１０が立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを基準として読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤの活性化と同時に半クロック及び１クロック単位で出力イネーブル信号ＯＥ００〜ＯＥ３０を順次活性化させる。
次いで、出力駆動信号生成部２０は、複数のＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ５のう活性化された信号に対応する出力イネーブル信号により立ち上がり出力駆動信号ＲＯＵＴＥＮ及び立ち下がり出力駆動信号ＦＯＵＴＥＮを生成して出力する。
以上説明したように、出力駆動信号ＲＯＵＴＥＮ、ＦＯＵＴＥＮの生成の際、すべての出力イネーブル信号が用いられるのではないということが分かる。以下の表１は、設定されたＣＡＳレイテンシに応じて必要とする出力イネーブル信号を示すもので、これを参照して具体的に説明する。
Figure 2007095268
前記表１を参照すれば、ＣＡＳレイテンシが１に設定された場合、出力駆動信号を生成するのに出力イネーブル信号ＯＥ００のみが用いられることが分かる。また、ＣＡＳレイテンシが２の場合は、出力イネーブル信号ＯＥ００〜ＯＥ１０が必要とされ、ＣＡＳレイテンシが３の場合には、出力イネーブル信号ＯＥ００〜ＯＥ２０を必要とすること分かる。
このように、出力駆動信号ＲＯＵＴＥＮ、ＦＯＵＴＥＮの生成時には、すべての出力イネーブル信号を必要とするのではなく、設定されたＣＡＳレイテンシに応じて必要な出力イネーブル信号の数が異なっている。
ところが、従来技術に係るデータ出力装置は、全ての出力イネーブル信号が用いられない場合があるにも関わらず、常にすべての出力イネーブル信号を生成するため、不要な電流消費が発生するという問題点がある。
特開２００４−１１０９０６号公報
そこで、本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、不要な電流消費を低減できる出力制御装置を提供することにある。
上記目的を達成するために、本発明に係る第１の出力制御装置は、読み出しＣＡＳ信号の活性化時点からの遅延時間に関する情報を有する複数の出力イネーブル信号を生成し、設定されたＣＡＳレイテンシに対応する信号のみを生成するための出力イネーブル信号生成手段と、前記ＣＡＳレイテンシに対応する前記出力イネーブル信号を、データが外部に出力される時点を制御する出力駆動信号として出力するための出力駆動信号生成手段とを備えたことを特徴とする。
また、本発明に係る第２の出力制御装置は、上記第１の出力制御装置の構成に加え、さらに、前記出力イネーブル信号生成手段が、前記読み出しＣＡＳ信号を立ち上がりＤＬＬクロックに同期させて、第１出力イネーブル信号として出力するための初期同期化部と、前記立ち上がりＤＬＬクロックを受信して、設定されたＣＡＳレイテンシに対応する複数の制御信号を生成する制御部と、直列接続されて前段の出力イネーブル信号を該当制御信号の活性化時に出力イネーブル信号として出力するための第１〜第５同期化部と、を備えたことを特徴とする。
また、本発明に係る第３の出力制御装置は、上記第２の出力制御装置の構成に加え、さらに、前記初期同期化部が、前記立ち上がりＤＬＬクロックの論理レベル「Ｌ」に応答して、前記読み出しＣＡＳ信号を伝達する第１トランスファゲートと、前記第１トランスファゲートの出力信号を反転させて出力するための第１インバータと、前記第１インバータの出力信号をラッチして、第１出力イネーブル信号として出力するための第１ラッチと、を備えたことを特徴とする。
また、本発明に係る第４の出力制御装置は、上記第３の出力制御装置の構成に加え、さらに、前記制御部が、前記第１〜第５同期化部に選択的に前記立ち上がりＤＬＬクロックが印加されるように制御信号を生成することを特徴とする。
また、本発明に係る第５の出力制御装置は、上記第４の出力制御装置の構成に加え、さらに、前記制御部が、第１及び第２ＣＡＳレイテンシ情報信号の非活性化時に、第１情報拡張信号を活性化し、第３及び第４ＣＡＳレイテンシ情報信号の非活性化時に、第２情報拡張信号を活性化するための情報拡張部と、前記第１ＣＡＳレイテンシ情報信号の非活性化時に、前記立ち上がりＤＬＬクロックを第１制御信号として出力するための第１制御信号生成部と、前記第１情報拡張信号の活性化時に、前記立ち上がりＤＬＬクロックを反転させて、第２制御信号として出力するための第２制御信号生成部と、前記第１情報拡張信号の活性化及び前記第３ＣＡＳレイテンシ情報信号の非活性化時に、前記立ち上がりＤＬＬクロックを反転させて、第３制御信号として出力するための第３制御信号生成部と、前記第１及び第２情報拡張信号の活性化時に、前記立ち上がりＤＬＬクロックを反転させて、第４制御信号として出力するための第４制御信号生成部と、前記第１及び第２情報拡張信号が活性化され、第５ＣＡＳレイテンシ情報信号が非活性化されると、前記立ち上がりＤＬＬクロックを反転させて、第５制御信号として出力するための第５制御信号生成部と、を備えたことを特徴とする。
また、本発明に係る第６の出力制御装置は、上記第５の出力制御装置の構成に加え、さらに、前記第１同期化部が、前記第１制御信号の論理レベル「Ｈ」に応答して、前記第１出力イネーブル信号を伝達する第２トランスファゲートと、前記第２トランスファゲートの出力信号を反転させる第２インバータと、
前記第２インバータの出力信号をラッチして、第２出力イネーブル信号として出力するための第２ラッチと、を備えたことを特徴とする。
また、本発明に係る第７の出力制御装置は、上記第６の出力制御装置の構成に加え、さらに、前記第２〜第５同期化部が、該当制御信号の論理レベル「Ｌ」に応答して、自分の入力信号を伝達する第３トランスファゲートと、前記第３トランスファゲートの出力信号を反転させる第３インバータと、前記第３インバータの出力信号をラッチして、該当出力イネーブル信号として出力するための第３ラッチと、を備えたことを特徴とする。
また、本発明に係る第８の出力制御装置は、上記第７の出力制御装置の構成に加え、さらに、前記情報拡張部が、前記第１ＣＡＳレイテンシ情報信号と前記第２ＣＡＳレイテンシ情報信号とを入力として、前記第１情報拡張信号を出力するための第１ＮＯＲゲートと、前記第３ＣＡＳレイテンシ情報信号と前記第４ＣＡＳレイテンシ情報信号とを入力として、前記第２情報拡張信号を出力するための第２ＮＯＲゲートと、を備えたことを特徴とする。
また、本発明に係る第９の出力制御装置は、上記第８の出力制御装置の構成に加え、さらに、前記第１制御信号生成部が、前記第１ＣＡＳレイテンシ情報信号と前記立ち上がりＤＬＬクロックを入力として、前記第１制御信号を出力するための第３ＮＯＲゲートを備えたことを特徴とする。
また、本発明に係る第１０の出力制御装置は、上記第８の出力制御装置の構成に加え、さらに、前記第２制御信号生成部が、前記第１情報拡張信号と前記立ち上がりＤＬＬクロックとを受信して、前記第２制御信号を出力するための第１ＮＡＮＤゲートを備えたことを特徴とする。
また、本発明に係る第１１の出力制御装置は、上記第８の出力制御装置の構成に加え、さらに、前記第３制御信号生成部が、前記第３ＣＡＳレイテンシ情報信号を反転させる第４インバータと、前記第４インバータの出力信号並びに前記第１情報拡張信号及び前記立ち上がりＤＬＬクロックを受信して、前記第３制御信号を生成するための第２ＮＡＮＤゲートと、を備えたことを特徴とする。
また、本発明に係る第１２の出力制御装置は、上記第８の出力制御装置の構成に加え、さらに、第４制御信号生成部が、前記第１及び第２情報拡張信号と前記立ち上がりＤＬＬクロックとを受信して、前記第４制御信号を出力するための第３ＮＡＮＤゲートを備えたことを特徴とする。
また、本発明に係る第１３の出力制御装置は、上記第８の出力制御装置の構成に加え、さらに、前記第５制御信号生成部が、前記第５ＣＡＳレイテンシ情報信号を反転させる第５インバータと、前記第５インバータの出力信号並びに前記第１及び第２情報拡張信号と前記立ち上がりＤＬＬクロックを受信して、前記第５制御信号を生成するための第４ＮＡＮＤゲートと、を備えたことを特徴とする。
また、本発明に係る第１４の出力制御装置は、上記第２の出力制御装置の構成に加え、さらに、前記制御部が、前記第１〜第５同期化部のうち、設定されたＣＡＳレイテンシに対応する出力イネーブル信号を生成する同期化部のみがターンオフするように、制御信号を生成することを特徴とする。
また、本発明に係る第１５の出力制御装置は、上記第１４の出力制御装置の構成に加え、さらに、前記制御部が、該当ＣＡＳレイテンシ情報信号の非活性化時に、前記立ち上がりＤＬＬクロックを第１〜第５制御信号として出力する第１〜第５制御信号生成部を備えたことを特徴とする。
また、本発明に係る第１６の出力制御装置は、上記第１５の出力制御装置の構成に加え、さらに、前記第１〜第５制御信号生成部が、該当ＣＡＳレイテンシ情報信号と前記反転立ち上がりＤＬＬクロックとを入力として、該当制御信号を出力するためのＮＯＲゲートを備えたことを特徴とする。
また、本発明に係る第１７の出力制御装置は、上記第１５の出力制御装置の構成に加え、さらに、前記第１〜第５同期化部が、該当制御信号の論理レベル「Ｈ」に応答して、入力信号を伝達する第１トランスファゲートと、前記第１トランスファゲートの出力信号を反転させる第１インバータと、前記第１インバータの出力信号をラッチして、該当出力イネーブル信号として出力するための第１ラッチと、を備えたことを特徴とする。
また、本発明に係る第１８の出力制御装置は、上記第２の出力制御装置の構成に加え、さらに、出力駆動信号生成手段が、対応するＣＡＳレイテンシに応答して、立ち上がりＤＬＬクロックに同期されて活性化される出力イネーブル信号を立ち上がり出力駆動信号として出力する第１出力駆動信号生成部と、対応するＣＡＳレイテンシに応答して、立ち下がりＤＬＬクロック立ち下がりＤＬＬクロックに同期されて活性化される出力イネーブル信号を立ち下がり出力駆動信号として出力する第２出力駆動信号生成部と、を備えたことを特徴とする。
また、本発明に係る第１９の出力制御装置は、上記第１８の出力制御装置の構成に加え、さらに、前記第１及び第２出力駆動信号生成部が、該当するＣＡＳレイテンシに応答して、該当出力イネーブル信号を伝達する複数のトランスファゲートと、共通したトランスファゲートの出力ノードにかかった電圧をラッチして、出力駆動信号として出力するためのラッチと、を備えたことを特徴とする。
また、本発明に係る第２０の出力制御装置は、フラグ信号の活性化時点から一定間隔で活性化される複数の間隔信号を生成する間隔信号生成手段と、前記複数の間隔信号を受信して、制御信号を出力するための制御信号生成手段とを含み、前記複数の間隔信号は、活性化された選択信号に対応する信号のみを生成することを特徴とする。
また、本発明に係る第２１の出力制御装置は、上記第２０の出力制御装置の構成に加え、さらに、前記間隔信号生成手段が、直列接続されて前段の間隔信号をクロックに同期させて、前記間隔信号として出力し、最初のシフト部は、前記フラグ信号を受信する複数のシフト部と、前記複数の間隔信号のうち、前記活性化された選択信号に対応する信号を生成するシフトにのみ前記クロックを印加するための制御部と、を備えたことを特徴とする。
また、本発明に係る第２２の出力制御装置は、上記第２１の出力制御装置の構成に加え、さらに、前記制御部が、複数の選択信号のいずれか一つと前記クロックとを入力として、該当選択信号の活性化時に前記クロックを伝達するための複数の制御信号生成部を備えたことを特徴とする。
また、本発明に係る第２３の出力制御装置は、上記第２２の出力制御装置の構成に加え、さらに、前記複数の制御信号生成部が、ＮＯＲゲートを備えたことを特徴とする。
また、本発明に係る第２４の出力制御装置は、読み出しＣＡＳ信号の活性化時点からの遅延時間に関する情報を有する複数の出力イネーブル信号のうち、設定されたＣＡＳレイテンシに対応する信号のみを生成するための出力イネーブル信号生成手段と、前記ＣＡＳレイテンシに対応する前記出力イネーブル信号を、データが外部に出力される時点を制御する出力駆動信号として出力するための出力駆動信号生成手段と、を備えたことを特徴とする。
本発明によれば、ＣＡＳレイテンシに対応して必要な出力イネーブル信号のみを生成するため、不要な出力イネーブル信号を生成することにより消費された電流を低減できるという効果を奏する。
以下、添付図面を参照しつつ本発明の一実施形態を説明する。
図４は、本発明に係る出力制御装置のブロック構成図である。
同図に示すように、本発明に係る出力制御装置は、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤの活性化時点からの遅延時間に関する情報を有する複数の出力イネーブル信号ＯＥ００〜ＯＥ５０を生成し、ＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ５に対応する信号のみを生成するための出力イネーブル信号生成部１００と、ＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ６に対応する出力イネーブル信号ＯＥ００〜ＯＥ５０により出力駆動信号ＲＯＵＴＥＮ、ＦＯＵＴＥＮを生成するための出力駆動信号生成部２００とを備える。
次に、各ブロックの内部回路図を参照して具体的に説明する。
図５は、本発明の一実施形態に係る図４の出力イネーブル信号生成部１００の内部回路図であり、特に立ち上がりＤＬＬクロックＲＣＬＫＤＬＬに同期して駆動される出力イネーブル信号生成部のみを示す図である。立ち下がりＤＬＬクロックＦＣＬＫＤＬＬに同期して駆動される場合にも同一の回路的具現を有するが、但し、その場合生成される出力イネーブル信号が活性化される時点のみ半クロック分遅れているため、これについての詳細は省略する。
図５を参照すれば、第１実施形態に係る出力イネーブル信号生成部１００は、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤを遅延させて伝達するためのインバータチェーン１１０と、インバータチェーン１１０の出力信号を立ち上がりＤＬＬクロックＲＣＬＫＤＬＬに同期させて出力イネーブル信号ＯＥ００として出力するための初期同期化部１２０と、立ち上がりＤＬＬクロックＲＣＬＫＤＬＬとＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ５とを入力として、第１〜第５制御信号を生成するための制御部１３１〜１３６と、直列接続されて前段の出力イネーブル信号を受信して該当制御信号の活性化の際、出力イネーブル信号として出力するための第１〜第５同期化部１４１〜１４５とを備える。
そして、初期同期化部１２０は、立ち上がりＤＬＬクロックＲＣＬＫＤＬＬの論理レベル「Ｌ」に応答してインバータチェーン１１０の出力信号を伝達するトランスファゲートＴＧ１と、トランスファゲートＴＧ１の出力信号を反転させて出力するためのインバータＩ１と、インバータＩ１の出力信号をラッチして出力イネーブル信号ＯＥ００として出力するためのラッチ１２２とを備える。
制御部１３１〜１３６は、第１及び第２ＣＡＳレイテンシ情報信号ＣＬ１、ＣＬ２の非活性化時に第１情報拡張信号ＣＬ１２を、第３及び第４ＣＡＳレイテンシ情報信号ＣＬ３、ＣＬ４の非活性化時に第２情報拡張信号ＣＬ３４を活性化するための情報拡張部１３１と、第１ＣＡＳレイテンシ情報信号ＣＬ１の非活性化時に立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを第１制御信号として出力するための第１制御信号生成部１３２と、第１情報拡張信号ＣＬ１２の活性化時に立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを反転させて第２制御信号として出力するための第２制御信号生成部１３３と、第１情報拡張信号ＣＬ１２の活性化及び第３ＣＡＳレイテンシ情報信号ＣＬ３の非活性化時に立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを反転させて第３制御信号として出力するための第３制御信号生成部１３４と、第１及び第２情報拡張信号ＣＬ１２、ＣＬ３４の活性化時に立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを反転させて第４制御信号として出力するための第４制御信号生成部１３５と、第１及び第２情報拡張信号ＣＬ１２、ＣＬ３４が活性化され、第５ＣＡＳレイテンシ情報信号ＣＬ５が非活性化されると、立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを反転させて第５制御信号として出力するための第５制御信号生成部１３６とを備える。
具体的に説明すれば、情報拡張部１３１は、第１ＣＡＳレイテンシ情報信号ＣＬ１と第２ＣＡＳレイテンシ情報信号ＣＬ２とを入力として、第１情報拡張信号ＣＬ１２を出力するためのＮＯＲゲートＮＲ１と、第３ＣＡＳレイテンシ情報信号ＣＬ３と第４ＣＡＳレイテンシ情報信号ＣＬ４とを入力として、第２情報拡張信号ＣＬ３４を出力するためのＮＯＲゲートＮＲ２とを備える。
第１制御信号生成部１３２は、第１ＣＡＳレイテンシ情報信号ＣＬ１と反転立ち上がりＤＬＬクロックＲＣＬＫＤＬＬＢとを入力として、第１制御信号を出力するためのＮＯＲゲートＮＲ３を備える。
第２制御信号生成部１３３は、第１情報拡張信号ＣＬ１２と立ち上がりＤＬＬクロックＲＣＬＫＤＬＬとを受信して、第２制御信号を出力するためのＮＡＮＤゲートＮＤ１を備える。
第３制御信号生成部１３４は、第３ＣＡＳレイテンシ情報信号ＣＬ３を反転させるインバータＩ２と、インバータＩ２の出力信号並びに、第１情報拡張信号ＣＬ１２及び立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを受信して、第３制御信号を生成するためのＮＡＮＤゲートＮＤ２とを備える。
第４制御信号生成部１３５は、第１及び第２情報拡張信号ＣＬ１２、ＣＬ３４及び立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを受信して、第４制御信号を出力するためのＮＡＮＤゲートＮＤ３を備える。
第５制御信号生成部１３６は、第５ＣＡＳレイテンシ情報信号ＣＬ５を反転させるインバータＩ３と、インバータＩ３の出力信号並びに、第１及び第２情報拡張信号ＣＬ１２、ＣＬ３４Ｃと立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを受信して、第５制御信号を生成するためのＮＡＮＤゲートＮＤ４とを備える。
第１同期化部１４１は、第１制御信号の論理レベル「Ｈ」に応答して出力イネーブル信号ＯＥ００を伝達するトランスファゲートＴＧ２と、トランスファゲートＴＧ２の出力信号を反転させるインバータＩ４と、インバータＩ４の出力信号をラッチして出力イネーブル信号ＯＥ１０として出力するためのラッチ１４１Ａとを備える。
そして、第２〜第５同期化部１４２〜１４５内のトランスファゲートは、該当制御信号の論理レベル「Ｌ」に応答して印加された出力イネーブル信号を伝達する点を除けば同一な回路的具現を有するので、詳細は省略する。
因みに、ＣＡＳレイテンシが１に設定されれば第１ＣＡＳレイテンシ情報信号ＣＬ１は論理レベル「Ｈ」に活性化され、ＣＡＳレイテンシが２に設定されれば第２ＣＡＳレイテンシ情報信号ＣＬ２は論理レベル「Ｈ」に活性化される。また、ＣＡＳレイテンシが３に設定されれば第３ＣＡＳレイテンシ情報信号ＣＬ３が活性化される。
さらに、第１制御信号は論理レベル「Ｈ」に活性化される信号であり、第２〜第５制御信号は論理レベル「Ｌ」に活性化される信号である。また、第１及び第２情報拡張信号ＣＬ１２、ＣＬ３４は論理レベル「Ｈ」に活性化される信号である。
次に、出力イネーブル信号生成部１００の動作を簡略に説明する。
まず、ＣＡＳレイテンシが１に設定されれば、第１ＣＡＳレイテンシ情報信号ＣＬ１は論理レベル「Ｈ」に活性化され、第２〜第５ＣＡＳレイテンシ情報信号ＣＬ２〜ＣＬ５は論理レベル「Ｌ」に非活性化される。
これにより、情報拡張部１３１は、第１情報拡張信号ＣＬ１２を論理レベル「Ｌ」に非活性化させ、第２情報拡張信号ＣＬ３４を論理レベル「Ｈ」に活性化させる。そして、第１制御信号生成部１３２は第１ＣＡＳレイテンシ情報信号ＣＬ１の活性化に応答して第１制御信号を論理レベル「Ｌ」に非活性化させる。また、第２〜第５制御信号生成部１３３〜１３６は、第１情報拡張信号ＣＬ１２の非活性化に応答してそれぞれの制御信号を論理レベル「Ｈ」に活性化させる。
次いで、読み出しコマンドにより読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤが活性化されれば、初期同期化部１２０がこれを立ち上がりＤＬＬクロックＲＣＬＫＤＬＬの論理レベル「Ｌ」に同期させて出力イネーブル信号ＯＥ００として出力する。
そして、第１〜第５同期化部１４１〜１４５は、第１第５制御信号の活性化又は非活性化に応答してターンオフされる。
そのため、出力イネーブル信号ＯＥ００のみが読み出しＣＡＳ信号の活性化時に立ち上がりＤＬＬクロックに同期されて活性化され、出力イネーブル信号ＯＥ１０〜ＯＥ６０は活性化されない。
また、ＣＡＳレイテンシが３に設定された場合は、第３ＣＡＳレイテンシ情報信号ＣＬ３が論理レベル「Ｈ」に活性化され、それ以外のＣＡＳレイテンシ情報信号ＣＬ１、ＣＬ２、ＣＬ４、ＣＬ５は非活性化される。
したがって、情報拡張部１３１は、第１情報拡張信号ＣＬ１２を論理レベル「Ｈ」に活性化させ、第２情報拡張信号ＣＬ３４は非活性化させる。そして、第１制御信号生成部１３２は、非活性化された第１ＣＡＳレイテンシ情報信号ＣＬ１に応答して、印加された反転立ち上がりＤＬＬクロックＲＣＬＫＤＬＬＢを反転させて第１制御信号として出力する。また、第２制御信号生成部１３３は、第１情報拡張信号ＣＬ１２の活性化に応答して、立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを反転させて第２制御信号として出力する。さらに、第３制御信号生成部１３４は、第３ＣＡＳレイテンシ信号ＣＬ３の活性化により、第４及び第５制御信号生成部１３５、１３６は第２情報拡張信号ＣＬ３４の非活性化により第３〜第５制御信号を論理レベル「Ｈ」に非活性化させる。
次いで、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤが活性化され、初期同期化部１２０は立ち上がりＤＬＬクロックＲＣＬＫＤＬＬの論理レベル「Ｌ」に同期させて出力イネーブル信号ＯＥ００を出力する。そして、第１及び第２同期化部１４１、１４２はそれぞれ第１及び第２制御信号に応答して出力イネーブル信号ＯＥ１０及びＯＥ２０を出力する。第３〜第５同期化部１４３〜１４５は、該当制御信号の非活性化によりターンオフされる。
したがって、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤの活性化時点から立ち上がりＤＬＬクロックＲＣＬＫＤＬＬに同期されて出力イネーブル信号ＯＥ００〜ＯＥ２０まで１クロック単位で順次活性化される。
すなわち、前述した本発明の第１実施形態に係る出力イネーブル信号生成部１００は、ＣＡＳレイテンシ情報信号が印加される情報拡張部１３１や第１〜第５制御信号生成部１３２〜１３６からなる制御部１３１〜１３６をさらに備え、前記制御部から出力される制御信号によって不要な出力イネーブル信号を生成する同期化部内のトランスファゲートをターンオフさせる。このように、不要な出力イネーブル信号を生成する同期化部がターンオフされることによって、電流消費を低減することができる。
一方、図６は、本発明の第２実施形態に係る出力イネーブル信号生成部１００の内部回路図である。
同図に示すように、第２実施形態に係る出力イネーブル信号生成部１００は、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤを遅延させて伝達するインバータチェーン１５０と、インバータチェーン１５０の出力信号を立ち上がりＤＬＬクロックＲＣＬＫＤＬＬに同期させて出力イネーブル信号ＯＥ００として出力するための初期同期化部１５５と、反転立ち上がりＤＬＬクロックＲＣＬＫＤＬＬＢとＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ５を入力として、第１〜第５制御信号を生成するための制御部１７１〜１７５と、直列接続されて前段の出力イネーブル信号を該当制御信号の活性化時に出力イネーブル信号として出力するための第１〜第５同期化部１６１〜１６５とを備える。
そして、制御部はそれぞれのＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ５の非活性化時に立ち上がりＤＬＬクロックＲＣＬＫＤＬＬを第１〜第５制御信号として出力する第１〜第５制御信号生成部１７１〜１７５を備える。
これらの制御信号生成部は、印加されるＣＡＳレイテンシ情報信号のみが異なるものの同一の回路的具現を有するため、第１制御信号生成部１７１のみを例に挙げて説明する。
第１制御信号生成部１７１は、第１ＣＡＳレイテンシ情報信号ＣＬ１と反転立ち上がりＤＬＬクロックＲＣＬＫＤＬＬＢとを入力として、第１制御信号として出力するためのＮＯＲゲートＮＲ４を備える。
動作を簡略に説明すれば、ＣＡＳレイテンシが３に設定された場合は第３ＣＡＳレイテンシ情報信号ＣＬ３が活性化される。したがって、第３制御信号生成部１７３が第３制御信号を論理レベル「Ｌ」に非活性化させ、第１、第２、第４、及び第５制御信号生成部１７１、１７２、１７４、１７５が入力された反転立ち上がりＤＬＬクロックＲＣＬＫＤＬＬＢを反転させて該当制御信号として出力する。
次いで、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤが活性化されると、初期同期化部１５５がこれを立ち上がりＤＬＬクロックＲＣＬＫＤＬＬＢに同期させて出力イネーブル信号ＯＥ００として出力する。そして、第１及び第２同期化部１６１、１６２が１クロック単位で順次出力イネーブル信号ＯＥ１０及びＯＥ２０を活性化させる。
このとき、第３同期化部１６３がターンオフされ、第４及び第５同期化部１６４、１６５は入力信号が活性化されないため該当出力イネーブル信号を活性化させないが、クロック形態の制御信号の印加により駆動される。
そのため、第２実施形態に係る出力イネーブル信号生成部１００は、ＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ５が印加される制御部をさらに備え、読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤをクロックに同期させ、出力イネーブル信号を生成する同期化部の駆動を制御する。すなわち、設定されたＣＡＳレイテンシに対応して必要な出力イネーブル信号のすぐ次の同期化部のみをターンオフさせ、ターンオフされた同期化部の出力イネーブル信号を受信する同期化部が出力信号を活性化させないようにする。例えば、ＣＡＳレイテンシが２の場合は、第２同期化部１６２がターンオフされるようにして必要な出力イネーブル信号ＯＥ００とＯＥ１０のみが活性化されるようにし、ＣＡＳレイテンシが４である場合には、第４同期化部１６４がターンオフされるようにして出力イネーブル信号ＯＥ００〜ＯＥ３０のみが活性化されるようにする。
このように第２実施形態に係る出力イネーブル信号生成部１００は、ＣＡＳレイテンシに対応する出力イネーブル信号のすぐ次の出力イネーブル信号を生成する同期化部のみをターンオフさせるため、第１実施形態に比べ、低減できる電流消費量は少ないが、やはり同様に電流消費量を低減することができる。
図７は、図４の出力駆動信号生成部２００の内部回路図である。
図７を参照すれば、出力駆動信号生成部２００は、第１〜第６ＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ６のうち、該当信号の活性化に応答して該当出力イネーブル信号ＯＥ００〜ＯＥ５０を立ち上がり出力駆動信号ＲＯＵＴＥＮとして出力するための第１出力駆動信号生成部２２０と、第１〜第６ＣＡＳレイテンシ情報信号ＣＬ１〜ＣＬ６のうち、該当信号の活性化に応答して該当出力イネーブル信号ＯＥ０５〜ＯＥ５５を立ち下がり出力駆動信号ＦＯＵＴＥＮとして出力するための第２出力駆動信号生成部２４０とを備える。
そして、第１及び第２出力駆動信号生成部２２０、２４０は、それぞれＣＡＳレイテンシ情報信号の活性化に応答して該当出力イネーブル信号を伝達する複数のトランスファゲートと、共通したトランスファゲートの出力ノードにかかった電圧をラッチして出力駆動信号として出力するためのラッチとを備える。
ここで、第１出力駆動信号生成部２２０の入力信号である出力イネーブル信号ＯＥ００〜ＯＥ５０は、立ち上がりＤＬＬクロックＲＣＬＫＤＬＬに同期されて活性化された信号であり、出力イネーブル信号ＯＥ０５〜ＯＥ５５は、立ち下がりＤＬＬクロックＦＣＬＫＤＬＬに同期されて活性化された信号である。
図４〜図７に示す本発明に係る出力制御装置の動作を簡略に説明する。
出力イネーブル信号生成部１００は、設定されたＣＡＳレイテンシに対応して必要な出力イネーブル信号のみを選択的に活性化させる。次いで、出力駆動信号生成部２００はＣＡＳレイテンシ情報信号により該当出力イネーブル信号をそれぞれ立ち上がり及び立ち下がり出力駆動信号ＲＯＵＴＥＮ、ＦＯＵＴＥＮとして出力する。
このように、本発明に係る出力制御装置は、出力イネーブル信号の生成時にＣＡＳレイテンシ情報信号を受信して、ＣＡＳレイテンシ情報信号に対応する出力イネーブル信号のみを生成する。したがって、設定されたＣＡＳレイテンシにより出力駆動信号の生成時に不要な出力イネーブル信号の生成を防止でき、従来の不要な電流消耗を減らすことができる。
一方、前述した本発明では、読み出しコマンドによるデータの出力時点を制御するための出力制御装置を例示したが、読み出しＣＡＳ信号のようにフラグ信号の印加後に一定間隔で複数の信号が活性化され選択信号に対応する信号のみで制御信号を生成するブロックにも適用可能である。すなわち、フラグ信号から一定間隔で複数の信号を生成する時、前記選択信号の情報により制御すれば、不要な信号の生成による電流消耗を低減でき、本発明と同一な目的を達成できる。
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来技術のＤＤＲ同期式メモリ素子においてリード命令語に対応するデータを出力するのに必要なデータ出力装置を示すブロック構成図。 図１の出力イネーブル信号生成部の内部回路図。 図２に示した出力イネーブル信号生成部の動作タイミングチャート。 本発明に係る出力制御装置のブロック構成図。 本発明の一実施形態に係る図４の出力イネーブル信号生成部の内部回路図。 本発明の他の実施形態に係る図４の出力イネーブル信号生成部の内部回路図。 図４の出力駆動信号生成部の内部回路図。
符号の説明
１００ 出力イネーブル信号生成部
２００ 出力駆動信号生成部

Claims (24)

  1. 読み出しＣＡＳ信号の活性化時点からの遅延時間に関する情報を有する複数の出力イネーブル信号を生成し、設定されたＣＡＳレイテンシに対応する信号のみを生成するための出力イネーブル信号生成手段と、
    前記ＣＡＳレイテンシに対応する前記出力イネーブル信号を、データが外部に出力される時点を制御する出力駆動信号として出力するための出力駆動信号生成手段と
    を備えたことを特徴とする出力制御装置。
  2. 前記出力イネーブル信号生成手段は、
    前記読み出しＣＡＳ信号を立ち上がりＤＬＬクロックに同期させて、第１出力イネーブル信号として出力するための初期同期化部と、
    前記立ち上がりＤＬＬクロックを受信して、設定されたＣＡＳレイテンシに対応する複数の制御信号を生成する制御部と、
    直列接続されて前段の出力イネーブル信号を該当制御信号の活性化時に出力イネーブル信号として出力するための第１〜第５同期化部と
    を備えたことを特徴とする請求項１に記載の出力制御装置。
  3. 前記初期同期化部は、
    前記立ち上がりＤＬＬクロックの論理レベル「Ｌ」に応答して、前記読み出しＣＡＳ信号を伝達する第１トランスファゲートと、
    前記第１トランスファゲートの出力信号を反転させて出力するための第１インバータと、
    前記第１インバータの出力信号をラッチして、第１出力イネーブル信号として出力するための第１ラッチと
    を備えたことを特徴とする請求項２に記載の出力制御装置。
  4. 前記制御部は、
    前記第１〜第５同期化部に選択的に前記立ち上がりＤＬＬクロックが印加されるように制御信号を生成することを特徴とする請求項３に記載の出力制御装置。
  5. 前記制御部は、
    第１及び第２ＣＡＳレイテンシ情報信号の非活性化時に、第１情報拡張信号を活性化し、第３及び第４ＣＡＳレイテンシ情報信号の非活性化時に、第２情報拡張信号を活性化するための情報拡張部と、
    前記第１ＣＡＳレイテンシ情報信号の非活性化時に、前記立ち上がりＤＬＬクロックを第１制御信号として出力するための第１制御信号生成部と、
    前記第１情報拡張信号の活性化時に、前記立ち上がりＤＬＬクロックを反転させて、第２制御信号として出力するための第２制御信号生成部と、
    前記第１情報拡張信号の活性化及び前記第３ＣＡＳレイテンシ情報信号の非活性化時に、前記立ち上がりＤＬＬクロックを反転させて、第３制御信号として出力するための第３制御信号生成部と、
    前記第１及び第２情報拡張信号の活性化時に、前記立ち上がりＤＬＬクロックを反転させて、第４制御信号として出力するための第４制御信号生成部と、
    前記第１及び第２情報拡張信号が活性化され、第５ＣＡＳレイテンシ情報信号が非活性化されると、前記立ち上がりＤＬＬクロックを反転させて、第５制御信号として出力するための第５制御信号生成部と
    を備えたことを特徴とする請求項４に記載の出力制御装置。
  6. 前記第１同期化部は、
    前記第１制御信号の論理レベル「Ｈ」に応答して、前記第１出力イネーブル信号を伝達する第２トランスファゲートと、
    前記第２トランスファゲートの出力信号を反転させる第２インバータと、
    前記第２インバータの出力信号をラッチして、第２出力イネーブル信号として出力するための第２ラッチと
    を備えたことを特徴とする請求項５に記載の出力制御装置。
  7. 前記第２〜第５同期化部は、
    該当制御信号の論理レベル「Ｌ」に応答して、自分の入力信号を伝達する第３トランスファゲートと、
    前記第３トランスファゲートの出力信号を反転させる第３インバータと、
    前記第３インバータの出力信号をラッチして、該当出力イネーブル信号として出力するための第３ラッチと
    を備えたことを特徴とする請求項６に記載の出力制御装置。
  8. 前記情報拡張部は、
    前記第１ＣＡＳレイテンシ情報信号と前記第２ＣＡＳレイテンシ情報信号とを入力として、前記第１情報拡張信号を出力するための第１ＮＯＲゲートと、
    前記第３ＣＡＳレイテンシ情報信号と前記第４ＣＡＳレイテンシ情報信号とを入力として、前記第２情報拡張信号を出力するための第２ＮＯＲゲートと
    を備えたことを特徴とする請求項７に記載の出力制御装置。
  9. 前記第１制御信号生成部は、
    前記第１ＣＡＳレイテンシ情報信号と前記立ち上がりＤＬＬクロックを入力として、前記第１制御信号を出力するための第３ＮＯＲゲートを備えたことを特徴とする請求項８に記載の出力制御装置。
  10. 前記第２制御信号生成部は、
    前記第１情報拡張信号と前記立ち上がりＤＬＬクロックとを受信して、前記第２制御信号を出力するための第１ＮＡＮＤゲートを備えたことを特徴とする請求項８に記載の出力制御装置。
  11. 前記第３制御信号生成部は、
    前記第３ＣＡＳレイテンシ情報信号を反転させる第４インバータと、
    前記第４インバータの出力信号並びに前記第１情報拡張信号及び前記立ち上がりＤＬＬクロックを受信して、前記第３制御信号を生成するための第２ＮＡＮＤゲートと
    を備えたことを特徴とする請求項８に記載の出力制御装置。
  12. 第４制御信号生成部は、
    前記第１及び第２情報拡張信号と前記立ち上がりＤＬＬクロックとを受信して、前記第４制御信号を出力するための第３ＮＡＮＤゲートを備えたことを特徴とする請求項８に記載の出力制御装置。
  13. 前記第５制御信号生成部は、
    前記第５ＣＡＳレイテンシ情報信号を反転させる第５インバータと、
    前記第５インバータの出力信号並びに前記第１及び第２情報拡張信号と前記立ち上がりＤＬＬクロックを受信して、前記第５制御信号を生成するための第４ＮＡＮＤゲートと
    を備えたことを特徴とする請求項８に記載の出力制御装置。
  14. 前記制御部は、
    前記第１〜第５同期化部のうち、設定されたＣＡＳレイテンシに対応する出力イネーブル信号を生成する同期化部のみがターンオフするように、制御信号を生成することを特徴とする請求項２に記載の出力制御装置。
  15. 前記制御部は、
    該当ＣＡＳレイテンシ情報信号の非活性化時に、前記立ち上がりＤＬＬクロックを第１〜第５制御信号として出力する第１〜第５制御信号生成部を備えたことを特徴とする請求項１４に記載の出力制御装置。
  16. 前記第１〜第５制御信号生成部は、
    該当ＣＡＳレイテンシ情報信号と前記反転立ち上がりＤＬＬクロックとを入力として、該当制御信号を出力するためのＮＯＲゲートを備えたことを特徴とする請求項１５に記載の出力制御装置。
  17. 前記第１〜第５同期化部は、
    該当制御信号の論理レベル「Ｈ」に応答して、入力信号を伝達する第１トランスファゲートと、
    前記第１トランスファゲートの出力信号を反転させる第１インバータと、
    前記第１インバータの出力信号をラッチして、該当出力イネーブル信号として出力するための第１ラッチと
    を備えたことを特徴とする請求項１５に記載の出力制御装置。
  18. 出力駆動信号生成手段は、
    対応するＣＡＳレイテンシに応答して、立ち上がりＤＬＬクロックに同期されて活性化される出力イネーブル信号を立ち上がり出力駆動信号として出力する第１出力駆動信号生成部と、
    対応するＣＡＳレイテンシに応答して、立ち下がりＤＬＬクロック立ち下がりＤＬＬクロックに同期されて活性化される出力イネーブル信号を立ち下がり出力駆動信号として出力する第２出力駆動信号生成部と
    を備えたことを特徴とする請求項２に記載の出力制御装置。
  19. 前記第１及び第２出力駆動信号生成部は、
    該当するＣＡＳレイテンシに応答して、該当出力イネーブル信号を伝達する複数のトランスファゲートと、
    共通したトランスファゲートの出力ノードにかかった電圧をラッチして、出力駆動信号として出力するためのラッチと
    を備えたことを特徴とする請求項１８に記載の出力制御装置。
  20. フラグ信号の活性化時点から一定間隔で活性化される複数の間隔信号を生成する間隔信号生成手段と、
    前記複数の間隔信号を受信して、制御信号を出力するための制御信号生成手段とを含み、
    前記複数の間隔信号は、活性化された選択信号に対応する信号のみを生成することを特徴とする出力制御装置。
  21. 前記間隔信号生成手段は、
    直列接続されて前段の間隔信号をクロックに同期させて、前記間隔信号として出力し、最初のシフト部は、前記フラグ信号を受信する複数のシフト部と、
    前記複数の間隔信号のうち、前記活性化された選択信号に対応する信号を生成するシフトにのみ前記クロックを印加するための制御部と
    を備えたことを特徴とする請求項２０に記載の出力制御装置。
  22. 前記制御部は、
    複数の選択信号のいずれか一つと前記クロックとを入力として、該当選択信号の活性化時に前記クロックを伝達するための複数の制御信号生成部を備えたことを特徴とする請求項２１に記載の出力制御装置。
  23. 前記複数の制御信号生成部は、
    ＮＯＲゲートを備えたことを特徴とする請求項２２に記載の出力制御装置。
  24. 読み出しＣＡＳ信号の活性化時点からの遅延時間に関する情報を有する複数の出力イネーブル信号のうち、設定されたＣＡＳレイテンシに対応する信号のみを生成するための出力イネーブル信号生成手段と、
    前記ＣＡＳレイテンシに対応する前記出力イネーブル信号を、データが外部に出力される時点を制御する出力駆動信号として出力するための出力駆動信号生成手段と
    を備えたことを特徴とする出力制御装置。
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