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Die
vorliegende Erfindung bezieht sich auf die Schaltungen, die zum
Erfassen von Daten verwendet werden, die in eine digitale Hochgeschwindigkeitsvorrichtung,
zum Beispiel eine Hochgeschwindigkeitsspeichervorrichtung, eingeleitet
werden.
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Bei
digitalen Hochgeschwindigkeitsvorrichtungen, zum Beispiel Hochgeschwindigkeitsspeichervorrichtungen,
ist eine der schwierigeren Spezifikationen, die es zu garantieren
gilt, die Dateneingabevorbereitungs- und -Haltezeit. Die Schwierigkeit kommt
daher, dass es unmöglich
ist, einen Erfassungstakt für
ankommende Daten mit eintreffenden Signalen zu takten, die am jeweiligen
Erfassungssignalspeicher erscheinen. Allgemein wird der Annahmetakt
in einer bestimmten Form, z. B. durch eine Taktverteilungsschaltung,
verteilt, so dass das am jeweiligen Erfassungssignalspeicher erscheinende Taktsignal
die gleiche Phase (Zeitsteuerung) hat. Die Taktverteilungsschaltung
führt eine
endliche Verzögerung
des Taktes ein, so dass der Takt und die Daten, wie sie am Signalspeicher
erscheinen, nicht dasselbe Zeitsteuerungsverhältnis zueinander haben, das
sie an den Eingabeanschlüssen
der Vorrichtung hatten. In der Vergangenheit haben die Konstrukteure
eine von zwei Vorgehensweisen zur Korrektur dieses Problems gewählt. Die
erste besteht darin, dem Datensignal eine bestimmte Form der Verzögerung zu
verleihen, bevor es in den Signalspeicher kommt. Idealerweise stimmt
diese Verzögerung
mit der Verzögerungszeit überein,
welche das Taktsignal erfährt, während es
sich durch die Taktverteilungsschaltung ausbreitet. Allgemein nähert die
Verzögerungsschaltung
die tatsächliche
Verzögerung
jedoch nur an. Bei der zweiten Vorgehensweise wird eine Verzögerungsregelschleife
(Delay Lock Loop/DLL) verwendet, um dem Takt eine zusätzliche
Verzögerung
zu verleihen, so dass er relativ zu den Daten zur korrekten Zeit
beim Signalspeicher erscheint. Die zusätzliche Verzögerungszeit
wird mit einer Rückkopplung eingestellt,
um die Taktverteilungsverzögerung
und sonstige zusätzliche
Verzögerungen
aufgrund verschiedener Eingabe/Ausgabe-Schaltungen (I/O) zu berücksichtigen.
In den meisten Fällen
ist der Takt, der beim Signalspeicher erscheint, um N × (Taktperiode)
verzögert,
wobei N eine ganze Zahl ist. Daher wird ein vorgegebenes Datenbit
durch eine Taktkante erfasst, die dem Datenbit durch mehrere Taktzyklen vorausgeht.
Die Verwendung einer DLL ist für
eine Hochgeschwindigkeitsspeichervorrichtung nachteilig, die aus
mehreren Gründen
enge (mit niedriger Toleranz arbeitende) Vorbereitungs- und Haltezeiten benötigt. Erstens
führt die
DLL zusätzliches
Zittern beim Taktsignal ein, was die Genauigkeit der Taktung verringert.
Zweitens, da die Taktkante, welche die Daten erfasst, nicht dieselbe
Taktkante ist, die mit den Daten übertragen wurde, können von
Zyklus zu Zyklus auftretende Zitterprobleme in die Zeitsteuerung
der Erfassung eingeführt
werden. Wenn die Daten mit der gleichzeitigen Taktkante erfasst
werden, kann im Vorbereitungs- und Haltebudget das von Zyklus zu
Zyklus auftretende Zittern ignoriert werden. Außerdem führt eine DLL eine Zeitunsicherheit
ein, da sie sich auf die Übereinstimmung
eines I/O-Modells mit tatsächlichen
I/O-Schaltungen verlässt.
Außerdem
kann die DLL momentane Veränderungen bei
der Verzögerung
des Taktes oder in Datenschaltungen nicht nachführen, da es sein kann, dass
sie diese Veränderungen
nicht erfährt,
oder da es sein kann, dass sie für
deren Korrektur zu langsam ist.
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Es
kann daher vorkommen, dass herkömmliche
Erfassungsschaltungen, die eine DLL oder eine andere Taktverteilung
verwenden, in Hochgeschwindigkeitsspeichervorrichtungen nicht gut
funktionieren, die enge Vorbereitungs- und Haltezeiten aufweisen.
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In
der
US 6,163,459 ist
ein Halbleitermontagesystem für
Hochgeschwindigkeitsvorrichtungen offenbart, das eine Signalfehltaktung
dadurch zu verringern versucht, dass die Signalleitungen, die außerhalb
der Hochgeschwindigkeitsvorrichtungen verlaufen, entsprechend konfiguriert
werden. Hierzu werden mehrere Oberflächen benötigt, die Signalleitungen tragen,
die dann in einer dreidimensionalen Anordnung vorgesehen werden.
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Die
vorliegende Erfindung ist zur Erfassung von Daten in digitalen Hochgeschwindigkeitsvorrichtungen,
z. B. Speichervorrichtungen, geeignet, die keine Verwendung einer
DLL benötigen,
um die Ankunftszeit des Taktes und der Daten bei einem Datenerfassungssignalspeicher
entsprechend zu steuern.
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In
einem ersten Aspekt der Erfindung ist eine integrierte digitale
Vorrichtung gemäß dem unabhängigen Anspruch
1 vorgesehen. Weitere optionale Merkmale der Erfindung sind in den
abhängigen
Ansprüchen
2 bis 23 definiert.
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Eine
Datenerfassungsschaltung für
eine digitale Vorrichtung, z. B. eine Speichervorrichtung, kann vorgesehen
werden, bei der der Erfassungstakt und das Datensignal von einem
Eingabe-Taktanschluss (oder einem Taktpuffer) und einem Dateneingabeanschluss
(oder einem Datenpuffer) entsprechend zu jedem Erfassungssignalspeicher
Punkt zu Punkt mit ungefähr
derselben vom jeweiligen Anschluss zum Signalspeicher reichenden
Signalpfadlänge
geführt werden.
Für mehrere
Dateneingänge
kann die Pfadlänge
zwischen dem Takteingabeanschluss (oder Taktpuffer) und einem Signalspeicher,
der einem Dateneingang zugeordnet ist, und zwischen dem Signalspeicher
und dem Dateneingabeanschluss (oder Datenpuffer) ungefähr für jeden
Signalspeicher gleich gemacht werden, und die Pfadlängen für alle Datenerfassungssignalspeicher
können
ungefähr gleich
oder ungleich sein.
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Der
Signalspeicher kann physisch auf einem digitalen Die an einer Position
angeordnet werden, die ungefähr
in der Mitte der physischen Distanz zwischen einem Taktanschluss
(oder Taktpuffer} und einem Datenanschluss (oder Datenpuffer) der
Speichervorrichtung sein kann.
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Ein
weiterer Aspekt der Erfindung sieht ein Verfahren vor, das im unabhängigen Anspruch
24 definiert ist. Weitere optionale Merkmale sind in den abhängigen Ansprüchen 25
bis 41 definiert.
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Diese
und andere Vorteile und Merkmale der Erfindung werden aus der folgenden
detaillierten Beschreibung besser erkenntlich, die im Zusammenhang
mit den beiliegenden Zeichnungen gegeben wird.
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1 ist
ein vereinfachtes Blockdiagramm, das eine erste Ausführungsform
einer Datenerfassungsanordnung in einer digitalen Vorrichtung gemäß der Erfindung
veranschaulicht;
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2 ist
ein vereinfachtes Blockdiagramm, das eine zweite Ausführungsform
einer Datenerfassungsanordnung in einer digitalen Vorrichtung gemäß der Erfindung
veranschaulicht;
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3 veranschaulicht
die Ausführungsform von 1 in
einer digitalen Vorrichtung mit mehreren Dateneingängen;
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4 veranschaulicht
die Ausführungsform von 2 in
einer digitalen Vorrichtung mit mehreren Dateneingängen;
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5 ist
ein Blockdiagramm, das eine dritte Ausführungsform einer Datenerfassungsanordnung in
einer digitalen Vorrichtung gemäß der Erfindung veranschaulicht;
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6 ist
ein Blockdiagramm, das eine vierte Ausführungsform einer Datenerfassungsanordnung in
einer digitalen Vorrichtung gemäß der Erfindung veranschaulicht;
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7 ist
ein Blockdiagramm, das eine fünfte Ausführungsform
einer Datenerfassungsanordnung in einer digitalen Vorrichtung gemäß der Erfindung veranschaulicht;
und
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8 ist
ein Blockdiagramm eines beispielhaften Prozessorsystems, das eine
digitale Vorrichtung enthält,
in welcher die Erfindung eingesetzt werden kann.
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1 zeigt
eine erste vereinfachte Ausführungsform
der Erfindung, bei der eine Datenerfassungsschaltung einer digitalen
Vorrichtung 7 veranschaulicht ist. Die digitale Vorrichtung 7 wird
als eine integrierte Schaltung hergestellt und enthält einen Taktanschluss 11 zum
Empfangen eines von außen angelegten
Taktsignals sowie einen Datenanschluss 15 zum Empfangen
eines von außen
angelegten Datensignals, das von der digitalen Vorrichtung 7 zu
erfassen ist. Ebenso ist ein Datensignalspeicher 13 mit einem
Datenausgang 14 vorgesehen, um an den Datenanschluss 15 angelegte
Daten unter der Steuerung eines Taktsignals aufzunehmen, das an
den Taktanschluss 11 angelegt ist. Nur einer von mehreren
Datenanschlüssen 15 ist
zur einfacheren Darstellung in 1 gezeigt.
Wie ferner in 1 gezeigt, ist der Signalspeicher
zum Aufnehmen an den Anschluss 15 angelegter Daten über eine Punkt-zu-Punkt-Verbindung
jeweils mit dem Taktanschluss 11 und dem Datenanschluss 15 verbunden. Die
Punkt-zu-Punkt-Verbindung zwischen dem Signalspeicher 13 und
dem Taktanschluss 11 ist als eine Leiterbahn 17 gezeigt,
während
die Punkt-zu-Punkt-Verbindung
zwischen dem Datenanschluss 15 und dem Signalspeicher 13 als
eine Leiterbahn 19 gezeigt ist.
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Gemäß der Erfindung
sind die Pfadlängen der
Leiterbahnen 17 und 19 ungefähr gleich ausgebildet. Ungefähr gleich
im Zusammenhang der vorliegenden Erfindung bedeutet, dass ein Pfad
höchstens 10
Prozent länger
oder kürzer
als der andere Pfad ist. Vorzugsweise sind die Leiterbahnen 17 und 19 im Wesentlichen
gleich lang.
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Dadurch,
dass sichergestellt wird, dass die Leiterbahnen 17 und 19 ungefähr die gleiche
Länge haben,
werden die am Datenanschluss 15 anliegenden Daten schnell
und zuverlässig
vom am Taktanschluss 11 anliegenden Taktsignal aufgenommen. Dadurch,
dass die Pfadlänge 17 ungefähr gleich
der Pfadlänge 19 ist,
kann außerdem
eine enge Vorbereitungs- und Haltespezifikation erreicht werden,
während
die Datenerfassungsschaltungskosten und die zum Betrieb benötigte Leistung
minimiert werden.
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Die
in 1 gezeigte Anordnung geht davon aus, dass es keine
Takt- oder Datenpuffer zwischen dem Taktanschluss 11 und
dem Signalspeicher 13 oder zwischen dem Datenanschluss 15 und
dem Signalspeicher 13 gibt. Die Erfindung wäre jedoch
auch anwendbar, wenn Pufferschaltungen jeweils für den Taktanschluss 11 und
den Datenanschluss 15 vorgesehen werden, wobei die Puffer
an den Orten der entsprechenden Anschlüsse vorgesehen würden und die
Pfade 17 und 19 zwischen den Takt- bzw. Datenpuffern
und dem Signalspeicher 13 jeweils ungefähr gleich wären.
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Die
Anordnung von 1 veranschaulicht eine Anordnung,
bei der der Datensignalspeicher 13 in relativ großer Nähe zu einem
zugeordneten Datenanschluss 15 vorgesehen ist. 2 veranschaulicht eine
alternative Anordnung, bei der der Datensignalspeicher 13 physisch
ungefähr
in der Mitte zwischen dem Ort des Taktanschlusses 11 und
dem Ort des Datenanschlusses 15 angeordnet ist. Bei dieser
Anordnung ist die Leiterbahn zwischen dem Taktanschluss 11 und
dem Signalspeicher 13 wieder mit 17 bezeichnet
und ist die Leiterbahn zwischen dem Signalspeicher 13 und
dem Datenanschluss 15 wieder mit 19 bezeichnet.
Auch hier sind die Pfadlängen
der Leiterbahn 17 und der Leiterbahn 19 aufgrund
der ungefähren
physischen Zentrierung des Signalspeichers 13 zwischen
dem Taktanschluss 11 und dem Datenanschluss 15 in
der in 2 gezeigten X-Richtung des Dies ungefähr gleich.
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Einer
der Vorteile der Anordnung von 2 besteht
darin, dass eine einzige lange Leiterbahn auf dem Die der integrierten
Schaltung abgelegt werden kann, um die entsprechenden Leiterbahnen 17 und 19 zu
bilden, die dann Teile aufweisen, die auf ein und derselben Geraden
liegen, während
bei der Anordnung von 1 mehrere unterschiedliche Bahnen
oder leitfähige
Abschnitte in der X- und
der Y-Richtung des Dies benötigt
werden, um die jeweiligen Leiterbahnen 17 und 19 auszubilden.
Insbesondere sind in 1 drei Bahnen in der X-Richtung gezeigt,
um die Leiterbahnen 17 und 19 zu bilden, während in 2 eine
Leiterbahn lediglich in der X-Richtung benötigt wird.
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Bisher
wurde die Erfindung in einer vereinfachten Form bezüglich lediglich
eines einzigen Dateneingabeanschlusses 15 beschrieben.
Für die meisten
digitalen Vorrichtungen, wie zum Beispiel Prozessoren, Speicher
usw. werden mehrere Dateneingabeanschlüsse vorgesehen. Demgemäß zeigt 3 eine
Anordnung, bei der mehrere Datenanschlüsse 15a, 15b, 15c, 15d in
Zuordnung zu mehreren entsprechenden Signalspeichern 13a, 13b, 13c, 13d vorgesehen
sind. Die Signalspeicher sind über eine
erste Leiterbahn 19a, 19b, 19c, 19d entsprechend
mit den Datenanschlüssen
verbunden und sind auch über
entsprechende Leiterbahnen 17a, 17b, 17c und 17d mit
einem gemeinsamen Taktanschluss 11 verbunden. Es versteht
sich, dass, auch wenn in 3 zur einfacheren Darstellung
vier Signalspeicher und zugeordnete Datenanschlüsse gezeigt sind, eine beliebige
Anzahl von Signalspeichern und zugeordneten Datenanschlüssen vorgesehen werden
kann.
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In ähnlicher
Weise zur Anordnung von 1 sind die jeweiligen Signalspeicher 13a...13d nahe
bei den entsprechenden Datenanschlüssen 15a...15d vorgesehen.
Wieder sind die Leiterbahnen zwischen den jeweiligen Signalspeichern 13a...13d und
dem Taktanschluss 11 ungefähr von derselben Länge wie die
Leiterbahnen 19a...19d, welche die Signalspeicher 13a...13d mit
den entsprechenden Datenanschlüssen 15a...15d verbinden. 3 zeigt
auch, dass bei der gezeigten Umsetzung ein Serpentinenpfad benötigt wird,
um sicherzugehen, dass die Leiterbahnen 17a...17d ungefähr die gleiche
Länge haben
wie die Gegenstücke
der Leiterbahnen 19a...19d. Bei der Anordnung
von 3 sind alle Leiterbahnen ungefähr gleich.
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4 zeigt
eine Ausführungsform
mit zentriertem Signalspeicher, die ähnlich derjenigen von 2 ist,
nun jedoch im Zusammenhang mit einer Datenvorrichtung, die mehrere
Datenanschlüsse 15a...15d und
zugeordnete Datensignalspeicher 13a...13d aufweist.
Bei der Anordnung von 4 hat jeder der Signalspeicher 13a...13d zugeordnete
Leiterbahnen 17a und 19a, die ungefähr gleich
sind. Außerdem
ist jeder der Signalspeicher in der X-Richtung des Dies physisch
ungefähr
in der Mitte zwischen dem Taktanschluss und einem entsprechenden
Datenanschluss 15 angeordnet. Wieder vereinfacht dies die
Bahnführung
der Leiterbahnen, da die entsprechenden Bahnpaare 17a, 19a; 17b, 19b; 17c, 19c;
und 17d, 19d jeweils auf einer Geraden sind.
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Weil
die Datensignalspeicher 13a...13d im Gegensatz
zu den Signalspeichern 13a...13c in der Anordnung
von 3 in der X-Richtung physisch ungefähr zentriert
sind, benötigt
jeder Signalspeicher 13a...13d in 4 nur
vier Leiterbahnen in der X-Richtung, jeweils einen für jeden
Signalspeicher, während
bei der Ausführungsform
von 3 in der X-Richtung des Dies viele Bahnen, die
durch Serpentinenleiterpfade gebildet werden, benötigt werden, um
sicherzugehen, dass die Leiterbahnen eines Signalspeichers, welche
die Verbindung zum Taktanschluss 11 herstellen sowie die
Verbindung zu einem Datenanschluss 15 herstellen, ungefähr gleich
sind. Auch wenn die Leiterbahnen 17a, 17b, 17c, 17d und 19a, 19b, 19c, 19d für einen
bestimmten Signalspeicher in 4 ungefähr gleich
lang sind, brauchen die Leiterbahnen von einem Signalspeicher zum
anderen nicht ungefähr
gleich lang zu sein.
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Es
sollte noch einmal hervorgehoben werden, dass die Erfindung zwar
hinsichtlich ungefähr gleicher
Längen
der Leiterbahnen 17, 19 für jeden Signalspeicher beschrieben
wurde, dass bei der am meisten bevorzugten Ausführungsform die Leiterpfade 17, 19 für jeden
Signalspeicher tatsächlich
im Wesentlichen gleich lang sind.
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5 zeigt
noch eine weitere Ausführungsform
der Erfindung, die derjenigen von 4 ähnelt, wobei
hier jedoch alle Signalspeicher 13a...13d in Bezug
auf die entsprechenden Datenanschlüsse 15a...15d in
der X-Richtung des Dies zentriert sind und zusätzlich die Signalspeicher so
zentriert sind, dass alle Leiterbahnen zwischen dem entsprechenden
Signalspeicher und einem Takt, d.h. 17a...17d ungefähr gleich
allen Leiterbahnen 19a...19d zwischen den Signalspeichern
und den entsprechenden Datenanschlüssen 15a...15d sind.
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6 veranschaulicht
noch eine weitere Ausführungsform
der Erfindung, bei der jeder der Signalspeicher 13a...13d auf
dem Die der digitalen Vorrichtung entlang einer Geraden 29 in
der Y-Richtung des Dies angeordnet ist. Wieder sind die Leiterbahnen 17a...17d und 19a...19d für einen
bestimmten Signalspeicher einander ungefähr gleich. Außerdem sind
bei der Anordnung von 6 die Leiterbahnen 17a...17d und 19a...19d für alle Signalspeicher
ungefähr
gleich. Wie bei den anderen Ausführungsformen zeigt
auch 6 viele der Leiterbahnen 17a...17d und 19a...19d mit
Serpentinenkonfigurationen, bei denen die Leiterbahn in einem Zick-Zack-Kurs über den
Die geführt
wird, um die gewünschte Übereinstimmung
der Leiterbahnlängen
zu erzielen.
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Wie
oben anhand der Anordnung von 4 erörtert, ist
es bei der Anordnung von 4 nicht nötig, dass jedes Paar Leiterbahnen 17, 19,
das einem bestimmten Signalspeicher zugeordnet ist, ungefähr gleich
lang wie das Paar der Leiterbahnen 17, 19 für einen
anderen Signalspeicher ist. Das bedeutet, dass die Leiterbahnen 17a und 19a für den Signalspeicher 13a ungefähr gleich
sind, jedoch nicht ungefähr
gleich wie die Leiterbahnen 17b und 19b für den Signalspeicher 13b zu
sein brauchen. Bei der Anordnung von 6 sind alle
Pfadlängen 17a...17d und 19a...19d ungefähr gleich.
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7 veranschaulicht
noch eine weitere Ausführungsform,
bei der jeder der Signalspeicher 13a, 13b, 13c, 13d physisch
zwischen dem Taktanschluss 11 und dem jeweiligen entsprechenden
Datenanschlüssen 15a...15d zentriert
ist, bei der jedoch die Signalspeicher nun auf einer Geraden 31 im
Wesentlichen in der X-Richtung des Dies angeordnet sind: das bedeutet
die Richtung, entlang der die Daten- und Datenanschlüsse angeordnet
sind. Die Datenleiterbahnen 17a, 17b, 17c, 17d sind
ungefähr gleich
den Leiterbahnen 19a, 19b, 19c, 19d für jeden Signalspeicher 13a, 13b, 13c und 13d,
und die Leiterbahnen von einem Signalspeicher zum anderen können dabei
ungefähr
gleich oder nicht gleich sein.
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Die
Datenerfassungsschaltung der Erfindung kann auf eine beliebige digitale
Vorrichtung angewendet werden, die zur Erfassung von Daten, die von
einem Datenbus oder von einer anderen digitalen Vorrichtung kommen,
fähig ist.
Dies würde
Prozessoren und Speichervorrichtungen sowie auch andere digitale
Vorrichtungen einschließen.
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Die
Erfindung ist insbesondere für
Hochgeschwindigkeits-DRAM-Speichervorrichtungen
sowie für
ein Speichermodul nützlich,
das ein Montagesubstrat enthält,
auf dem mehrere DRAM-Speichervorrichtungen angeordnet sind.
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Es
wurden zwar verschiedene Ausführungsformen
der Erfindung anhand der Verbindung eines Signalspeichers 13 über Punkt-zu-Punkt-Verbindungen
mit einem Taktanschluss 11 und einem Datenanschluss 15 beschrieben
und veranschaulicht, doch können
alle Ausführungsformen
auch bei einem Taktpuffer und/oder einem Datenpuffer nützlich sein,
der mit entsprechenden Takt- und Datenanschlüssen verbunden ist, solange
bei der Länge
vom Ausgang der Puffer zu den Signalspeichern die oben beschriebenen
Pfadlängenregeln
weiter befolgt werden.
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8 veranschaulicht
ein Prozessorsystem, das digitale Vorrichtungen aufweist, in welchen
die Erfindung integriert ist.
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Wie
in 8 gezeigt, enthält ein Prozessorsystem, wie
zum Beispiel ein Computersystem, allgemein eine Zentraleinheit CPU 210,
zum Beispiel einen Mikroprozessor, der mit einem oder mehreren Eingabe/Ausgabe
(I/O)-Vorrichtungen 240, 250 über einen Bus 270 kommuniziert.
Das Prozessorsystem 200 enthält auch einen Speicher mit
wahlfreiem Zugriff RAM 260, der mit der CPU 210 verbunden
ist. Der RAM 260 kann aus einer oder mehreren getrennten
Speichervorrichtungen ausgebildet sein, die zum Beispiel auf einem
Speichermodul angeordnet sind. Alternativ hierzu kann der RAM 260 auch
auf demselben Die wie die CPU 210 integriert sein. Das
Prozessorsystem kann auch einen Nur-Lese-Speicher ROM 280 enthalten
und kann auch Peripheriegeräte,
wie zum Beispiel ein Diskettenlaufwerk 220 und ein CD-ROM-Laufwerk 230 enthalten,
die ebenfalls über den
Bus 270 mit der CPU 210 kommunizieren. Mindestens
die CPU 210 oder die den RAM 260 bildenden Speichervorrichtungen
weisen die Datenerfassungsschaltung auf, die oben anhand der 1 bis 7 beschrieben
und veranschaulicht wurde.