DE3884889T2

DE3884889T2 - Integrierte Halbleiterschaltungsanordnung mit einer Gruppe von logischen Schaltungen und einer Gruppe von RAM-Speichern.

Info

Publication number: DE3884889T2
Application number: DE88307624T
Authority: DE
Inventors: Motohisa Ikeda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-08-19
Filing date: 1988-08-17
Publication date: 1994-02-10
Anticipated expiration: 2008-08-18
Also published as: EP0304286A2; JPS6448445A; JPH088304B2; EP0304286A3; US4855958A; KR890004321A; KR910003383B1; DE3884889D1; EP0304286B1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf integrierte Halbleiterschaltungsanordnungen, und eine integrierte Halbleiterschaltungsanordnung mit einem logischen Makro und Makros von Speichern mit wahlweisem Zugriff (RAM).
In der vorliegenden Beschreibung wird unter einem logischen Makro eine Gruppe von aus logischen Gattern bestehenden Zellen verstanden und unter einem RAM-Makro eine Gruppe von Speicherzellen und Schaltkreisen, die ein RAM bilden.
Bei integrierten Halbleiterschaltungsanordnungen, die logische Makros und RAM-Makros enthalten, gibt es Fälle, in denen für eine verbesserte Funktion der Anordnung eine große Zahl von Gattern erforderlich ist. Außerdem ist es wesentlich, daß der logische Makro auf einfache Weise entworfen werden kann.
Bei der Anfertigung kundenspezifischer integrierter Halbleiterschaltungsanordnungen, die ein logisches Makro und eine Vielzahl von RAM-Makros mit fest vorbestimmten Zwischenverbindungen enthalten, können alle RAM-Makros verwendet werden, oder es kann mindestens ein RAM-Makro nicht verwendet werden.
Fig. 1 zeigt einen wesentlichen Teil einer konventionellen integrierten Halbleiterschaltungsanordnung mit einem logischen Makro und zwei RAM-Makros. In Fig. 1 weist ein Halbleiter-Chip 10 einen logischen Makro 11 und zwei RAM-Makros 12&sub1; und 12&sub2; auf. Zwischen dem logischen Makro 11 und den RAM-Makros 12&sub1; und 12&sub2; und zwischen den jeweils benachbarten Makros 12&sub1; und 12&sub2; ist ein Kanalbereich 13 vorgesehen.
Der logische Makro 11 weist mehrere Latch-Schaltkreise 15 auf. Andererseits weist jeder der RAM-Makros 12&sub1; und 12&sub2; eine Speicherzellenanordnung 16, einen X-Adressdecodertreiber 17, ein Y-Adressdecodertreiber 18 und einen Schreib-/Leseverstärker 19 auf.
Als Latch-Schaltkreise für die RAM-Makros 12&sub1; und 12&sub2; werden ausschließlich vorbestimmte, schraffiert dargestellte Latch-Schaltkreise 15 verwendet, wohingegen für den logischen Makro 11 ausschließlich die nicht-schraffierten Latch-Schaltkreise 15 verwendet werden.
Von einer Gatteranordnung des logischen Makro 11 empfangene Eingangsdaten werden dem Schreib-/Leseverstärker 19 in eine vorbestimmte Speicherzelle der Speicherzellenanordnung 16 unter Verwendung der vom X-Adressdecodertreiber 17 und dem Y- Adressdecodertreiber 18 bestimmten Adresse geschrieben. Von der vorbestimmten Speicherzelle der Speicherzellenanordnung 16 durch den Schreib-/Leseverstärker 19 unter Verwendung der von den X-Adressdecodertreiber 17 und dem Y-Adressdecodertreiber 18 bestimmten Adresse ausgelesene Ausgangsdaten werden vom RAM-Makro ausgegeben. Die schraffiert dargestellten vorbestimmten Latch-Schaltkreise 15 dienen der Zeitsynchronisation verschiedener Signale, wie der Adresse, der Eingangsdaten und einem Schreibfreigabesignal zu einem Taktsignal.
Die schraffiert dargestellten Zwischenverbindungen zwischen den vorbestimmten Latch-Schaltkreisen 15 und den RAM-Makros 12&sub1; und 12&sub2; sind unabhängig von der Art und dem Modell der integrierten Halbleiterschaltungsanordnung fest ausgeführt, d.h., die von der Schaltungsanordnung auszuführende Funktion und die Zwischenverbindungen können nicht verändert werden.
Die Zahl der logischen Gatter im logischen Makro 11 ist generell von der Größe der RAM-Makros 12&sub1; und 12&sub2;, der Größe des Chips 10 oder dergleichen abhängig. Es gibt Fälle, in denen Latch-Schaltkreise im logischen Makro 11 benötigt werden, um Signale zeitlich anzupassen. In solchen Fällen werden die Latch-Schaltkreise im logischen Makro 11 bereitgestellt, und der Bereich für die Gatter im logischen Makro 11 wird um den von den Latch-Schaltkreisen belegten Bereich reduziert. Mit anderen Worten wird ein Bereich des logischen Makro 11 durch die vorbestimmten Latch-Schaltkreise 15, durch Schraffur dargestellt, ausschließlich für den Gebrauch durch die RAM-Makros 12&sub1; und 12&sub2; belegt, und die Notwendigkeit, die erforderlichen Latch-Schaltkreise im logischen Makro 11 zur Verwendung bereitzustellen, reduziert ferner den Bereich, in dem die Gatter des logischen Makro 11 vorgesehen werden können. Dies ist problematisch, weil es unmöglich ist, die Zahl der Gatter innerhalb des logischen Makro 11 ausreichend zu erhöhen, wodurch die Freiheit bei der Entwicklung des logischen Makro 11 begrenzt ist.
Gemäß der vorliegenden Erfindung wird eine integrierte Halbleiterschaltungsanordnung vorgesehen mit einem Halbleiter- Chip und einem darauf befindlichen logischen Makro, welcher logische Makro eine Vielzahl interner Zellen aufweist, die jeweils aus einer Gruppe von Gattern bestehen, und einer Vielzahl von auf dem Halbleiter-Chip befindlichen RAM-Makros, dadurch gekennzeichnet, daß jeder der RAM-Makros eine Latch- Schaltkreisgruppe mit einer Vielzahl von Latch-Schaltkreisen aufweist, von denen jeder einen durch feste Zwischenverbindungen mit dem Ausgang einer vorbestimmten der internen Zellen des logischen Makro verbundenen Eingang aufweist, einen operationellen Schaltkreis und eine mit dem operationellen Schaltkreis verbundene Speicherzellenanordnung; wobei mindestens ein erster der RAM-Makros mit diesem operationellen Schaltkreis über eine erste Verbindung verbundene Ausgänge aller Latch- Schaltkreise hat; und mindestens ein zweiter der RAM-Makros einen Ausgang von wenigstens einem der Latch-Schaltkreise mit bestimmten internen Zellen des logischen Makro über eine zweite Zwischenverbindung verbundenen Ausgang von mindestens einem der Latch-Schaltkreise verbunden hat.
Eine Ausführungsform der vorliegenden Erfindung stellt eine neue und nützliche integrierte Halbleiterschaltungsanordnung dar, die logische Makros und Makros mit wahlweisem Zugriff (RAM) haben, bei denen die oben erwähnten Nachteile eliminiert sind.
Die Schaltungsanordnung der vorliegenden Erfindung macht es insbesondere unnötig, die Latch-Schaltkreise ausschließlich zur Verwendung durch den RAM-Makro innerhalb des logischen Makro vorzusehen, wie es in der herkömmlichen Schaltungsanordnung erforderlich war. Zusätzlich ist es möglich, die nicht gebrauchten Latch-Schaltkreise innerhalb des RAM-Makro zur Verwendung durch den logischen Makro auszunutzen. Es ist daher möglich, einen ausreichend großen Bereich innerhalb des logischen Makro für die Latch-Schaltkreise vorzusehen, ausschließlich zur Verwendung durch den logischen Makro, und die Freiheit, mit welcher der logische Makro ausgestaltet werden kann, ist gegenüber der herkömmlichen Schaltungsanordnung beträchtlich verbessert.
Beispielhaft wird auf die beigefügten Zeichnungen Bezug genommen, in welchen:
Fig. 1 ein Blockdiagramm ist, welches allgemein die Anordnung einer herkömmlich integrierten Halbleiterschaltungsanordnung zeigt, die einen logischen Makro und RAM-Makros aufweist.
Fig. 2 allgemein den Aufbau einer Ausführungsform einer Anordnung gemäß der Vorliegenden Erfindung zeigt;
Fig. 3A und 3B Blockdiagramme sind, die den logischen Makro und die RAM-Makros der in Fig. 2 gezeigten Ausführungsform für einen ersten Fall zeigen, wo nur einer der zwei RAM-Makros verwendet wird, bzw. für einen zweiten Fall, wo beide-RAM-Makros verwendet werden;
Fig. 4 die Anordnung von Gattern einer Zelle innerhalb des logischen Makro zeigt;
Fig. 5 ein Schaltungsdiagramm ist, welches ein grundlegendes ODER/NOR-Gatter zeigt, das innerhalb des logischen Makro gebildet ist;
Fig. 6 ein Schaltungsdiagramm ist, welches einen grundlegenden Latch-Schaltkreis zeigt, der innerhalb des logischen Makro gebildet ist;
Fig. 7 ein Schaltungsdiagramm ist, das eine erste Ausführungsform der Schaltungskonstruktion eines Latch-Schaltkreises innerhalb einer Latch-Schaltkreisgruppe der in den Fig. 3A und 3B gezeigten RAM-Makros zeigt;
Fig. 8 eine Grundrißansicht ist, die ein Muster eines wesentlichen Teils der in Fig. 7 gezeigten Schaltung zeigt;
Fig. 9 eine Grundrißansicht ist, die ein Muster des wesentlichen Teils der in Fig. 7 gezeigten Schaltung zeigt, wenn der RAM-Makro verwendet wird;
Fig. 10 ein Schaltungsdiagramm ist, das eine Ersatzschaltung für den in Fig. 9 gezeigten Fall zeigt;
Fig. 11 eine Grundrißansicht ist, die ein Muster des wesentlichen Teils der in Fig. 7 gezeigten Schaltung zeigt, wenn der RAM-Makro nicht verwendet wird;
Fig. 12 ein Schaltungsdiagramm ist, das eine Ersatzschaltung für den in Fig. 11 gezeigten Fall zeigt;
Fig. 13 ein Schaltungsdiagramm ist, das eine zweite Ausführungsform der Schaltungskonstruktion eines Latch-Schalt kreises innerhalb der Latch-Schaltkreisgruppe des in den Fig. 3A und 3B gezeigten RAM-Makros ist;
Fig. 14 eine Grundrißansicht ist, die ein Muster der in Fig. 13 gezeigten Schaltung zeigt;
Fig. 15 eine Grundrißansicht ist, die ein Muster eines Wesentlichen Teils der in Fig. 13 gezeigten Schaltung zeigt;
Fig. 16 eine Grundrißansicht ist, die das Muster des wesentlichen Teils der in Fig. 13 gezeigten Schaltung zeigt, wenn der RAM-Makro verwendet wird; und
Fig. 17 eine Grundrißansicht ist, die das Muster des wesentlichen Teils der in Fig. 13 gezeigten Schaltung zeigt, wenn der RAM-Makro nicht verwendet wird.

DETAILLIERTE BESCHREIBUNG

Fig. 2 zeigt allgemein den Aufbau einer Ausführungsform der integrierten Halbleiterschaltungsanornung mit einem logischen Makro und RAM-Makros gemäß der vorliegenden Erfindung. In Fig. 2 besitzt ein Halbleiter-Chip 20 einen logischen Makro 21, zwei RAM-Makros 22&sub1; und 22&sub2;, eine Vielzahl externer Zellen 23 und eine Vielzahl von Anschlußflächen 24. Der logische Makro 21 besitzt eine Vielzahl interner Zellen 25.
Fig. 3A und 3B zeigen den logischen Makro 21 und die RAM- Makros 22&sub1; und 22&sub2; des Halbleiter-Chips 20 für einen ersten Fall, wo nur der RAM-Makro 22&sub1; verwendet wird, bzw. für einen zweiten Fall, wo beide RAM-Makros 22&sub1; und 22&sub2; verwendet werden. Jeder der RAM-Makros 22&sub1; und 22&sub2; besitzt eine Speicherzellenanordnung 31, eine operationelle Schaltung 32 und eine Latch-Schaltkreisgruppe 33. Der operationelle Schaltkreis 32 weist einen X-Adressdecodertreiber, einen Y-Adressdecodertreiber, einen Lese-/Schreibverstärker und ähnliches auf, wie im Fall des vorher beschriebenen herkömmlichen RAM-Makro. Die Latch-Schaltkreisgruppe 33 weist eine Vielzahl von Latch- Schaltkreisen (nur einer oder zwei sind gezeigt) mit der gleichen Konstruktion auf. Ein Kanalbereich 27 ist zwischen dem logischen Makro 21 und den RAM-Makros 22&sub1; und 22&sub2; und zwischen zwei einander benachbarten RAM-Makros 22&sub1; und 22&sub2; vorgesehen.
Jeder Latch-Schaltkreis innerhalb der Latch-Schaltkreisgruppe 33 besitzt einen Abschnitt der Zwischenverbindungen auf der Ausgangsseite davon, die abhängig von der Art oder dem Modell der integrierten Halbleiterschaltungsanordnung gebildet sind, d.h., der Funktion, die in der Schaltkreisanordnung ausgeführt werden soll. Mit anderen Worten, jeder Latch-Schaltkreis innerhalb der Latch-Schaltkreisgruppe 33 besitzt Zwischenverbindungen 34a, 34b, 34c, 34d und 34e, welche wahlweise mit dem operationellen Schaltkreis 32 des RAM-Makro oder mit Gattern des logischen Makro 21 zum Beispiel durch ein computerunterstütztes Gestalten (CAD) für jede Art oder jedes Modell der integrierten Halbleiterschaltungsanordnung verbunden werden.
Vier Gatter 25a, 25b, 25c und 25d, die in Fig. 4 gezeigt sind, bilden zum Beispiel eine interne Zelle 25 des logischen Makro 21.
Wenn der RAM-Makro verwendet wird, besitzt jeder Latch- Schaltkreis in der Latch-Schaltkreisgruppe 33 die Zwischenverbindung 34a, die mit dem operationellen Schaltkreis 32 verbunden ist, und die Zwischenverbindungen 34b bis 34e, die von den Gattern des logischen Makro 21 getrennt sind. Der RAM-Makro 22&sub1; wird in den Fig. 3A und 3B verwendet und besitzt solche Zwischenverbindungen. Aber sogar, wenn der RAM-Makro verwendet wird, können einer oder mehrere Latch-Schaltkreise in der Latch-Schaltkreisgruppe 33 nicht-gebraucht sein. Der nicht-gebrauchte Latch-Schaltkreis in der Latch-Schaltkreisgruppe 33 besitzt die Zwischenverbindung 34a, die von dem operationellen Schaltkreis 32 getrennt ist, und die Zwischenverbindungen 34b bis 34e, die mit den Gattern des logischen Makro 21 verbunden sind, und in diesem Fall wird ein Eingabesignal des operationellen Schaltkreises 32, der dem nicht-gebrauchten Latch- Schaltkreis entspricht, auf einem tiefen Pegel festgelegt. In Fig. 3B korrespondiert der RAM-Makro 22&sub2; einem solchen RAM-Makro, welcher verwendet wird, besitzt aber einen nicht-gebrauchten Latch-Schaltkreis.
Andererseits, wenn der RAM-Makro nicht verwendet wird, besitzt jeder Latch-Schaltkreis in der Latch-Schaltkreisgruppe 33 die Zwischenverbindung 34a, die von dem operationellen Schaltkreis 32 getrennt ist, und die Zwischenverbindungen 34b bis 34e, die mit den Gattern des logischen Makro 21 verbunden sind. Ein Eingangssignal des operationellen Schaltkreises 32, der jedem Latch-Schaltkreis korrespondiert, wird auf einem tiefen Pegel festgelegt, damit eine fehlerhafte Operation der Speicherzellenanordnung 31 vermieden wird. In Fig. 3A korrespondiert der RAM-Makro 22&sub2; einem solchen RAM-Makro, welcher nicht verwendet wird.
Gemäß dieser Ausführungsform wird ein Abschnitt der Zwischenverbindungen der Ausgangsseite jedes Latch-Schaltkreises in der Latch-Schaltkreisgruppe 33 automatisch für jede Art oder jedes Modell der integrierten Halbleiterschaltungsanordnung zum Beispiel mittels CAD gestaltet. Es ist daher nur die Zwischenverbindung 34a mit der operationellen Schaltung 32 des RAM-Makro verbunden, wenn der RAM-Makro verwendet wird, und lediglich die Zwischenverbindungen 34b bis 34e sind mit den Gattern des logischen Makro 21 verbunden, wenn der RAM-Makro nicht verwendet wird. In dem Fall, wo einer oder mehrere nicht-gebrauchte Latch-Schaltkreise im RAM-Makro, welcher verwendet wird, vorhanden sind, wird die Zwischenverbindung 34a des nicht-gebrauchten Latch-Schaltkreises von der operationellen Schaltung 32 getrennt, und die Zwischenverbindungen 34b bis 34e des nicht-gebrauchten Latch-Schaltkreises werden mit den Gattern des logischen Makro 21 verbunden.
Als ein Ergebnis können die Latch-Schaltkreise des RAM- Makro als die Latch-Schaltkreise verwendet werden, die im logischen Makro 21 erforderlich sind, wenn der RAM-Makro nicht verwendet wird, und die nicht-gebrauchten Latch-Schaltkreise des RAM-Makro, welcher verwendet wird, können als die Latch- Schaltkreise verwendet werden, die im logischen Makro 21 erforderlich sind, ohne daß die Notwendigkeit besteht, die erforderlichen Latch-Schaltkreise innerhalb des logischen Makro 21 vorzusehen. Es ist daher möglich, die Fläche des logischen Makro 21 für die darin erforderlichen Gatter wirksam auszunutzen, ohne daß Raum für die Latch-Schaltkreise geopfert werden muß, die im logischen Makro 21 erforderlich sind, und der logische Makro 21 kann mit einem großen Grad an Freiheit gestaltet werden, anders als in der herkömmlichen integrierten Halbleiterschaltungsanordnung.
Fig. 5 zeigt die Schaltungskonstruktion eines grundlegenden ODER/NOR-Gatters im logischen Makro 21. Das in Fig. 5 gezeigte, grundlegende ODER/NOR-Gatter korrespondiert zum Beispiel zum in Fig. 4 gezeigten Gatter 25a. Das grundlegende ODER/NOR-Gatter besitzt Transistoren Q1 bis Q8 und Widerstände R1 bis R5, die wie gezeigt, verbunden sind. In Fig. 5 bezeichnen VCC, VEE und VTT Energiequellenspannungen, VRef bezeichnet eine Referenzspannung und VCS eine Spannung. Eingangsdaten zum grundlegenden ODER/NOR-Gatter werden den Transistoren Q1 bis Q4 zugeführt.
Fig. 6 zeigt einen grundlegenden Latch-Schaltkreis, der aus vier grundlegenden ODER/NOR-Gattern 250a bis 250d aufgebaut ist, die die jeweilige in Fig. 5 gezeigte Schaltungskonstruktion besitzen. In diesem Fall korrespondieren die grundlegenden ODER/NOR-Gatter 250a bis 250d zu den Gattern 25a bis 25d der internen Zelle 25, die in Fig. 4 gezeigt ist. Ein festgesetzter Anschluß kann, wie mit einer strichlierten Linie dargestellt, vorgesehen sein.
Fig. 7 ist ein Schaltungsdiagramm, das eine erste Ausführungsform der Schaltungskonstruktion eines Latch-Schaltkreises innerhalb der Latch-Schaltkreisgruppe 33 zeigt. Der Latch- Schaltkreis besitzt Transistoren Q11 bis Q18 und Widerstände R11 bis R15, die wie gezeigt, verbunden sind. Wenn der RAM-Makro verwendet wird, welcher den in Fig. 7 gezeigten Latch- Schaltkreis aufweist, werden die Eingangsdaten aus dem logischen Makro 21 synchron mit einem Taktsignal CLK aus dem logischen Makro 21 gelatcht und aus dem Transistor Q11 erhalten, um dem Lese-/Schreibverstärker und ähnlichem des RAM-Makro zugeführt zu werden. Andererseits, wenn der RAM-Makro nicht verwendet wird, werden die Eingangsdaten aus dem logischen Makro 21 synchron mit dem Taktsignal CLK aus dem logischen Makro 21 gelatcht und aus dem Transistor Q12 erhalten, um an den logischen Makro 21 geliefert zu werden. In Fig. 7 bezeichnen VCC, VEE und VTT Energiequellenspannungen, und VRef bezeichnet eine Referenzspannung.
In anderen Bereichen als einem Bereich 100, der in Fig. 7 mit einer strichlierten Linie angegeben ist, sind die Zwischenverbindungen festgelegt. Im Bereich 100 wird jedoch ein Abschnitt der Zwischenverbindungen, die durch eine fettgedruckte Linie angegeben sind, abhängig von der Art oder des Modells der integrierten Halbleiterschaltungsanordnung gebildet, indem der Zwischenverbindungsabschnitt automatisch zum Beispiel mittels CAD gestaltet wird.
Fig. 8 zeigt ein Muster der Schaltung innerhalb des Bereichs 100, der in Fig. 7 gezeigt ist. In Fig. 8 sind fixierte Aluminium-Zwischenverbindungen 35 durch Schraffur angegeben, und die Zwischenverbindungen 34a bis 34e, welche abhängig von der Art oder dem Modell der integrierten Halbleiterschaltungsanordnung gebildet werden, sind durch Schattierung angegeben.
Fig. 9 zeigt das Muster der Schaltung innerhalb des in Fig. 7 gezeigten Bereiches 100, wenn der RAM-Makro verwendet wird. In diesem Fall wird die Zwischenverbindung 34a verwendet, die Zwischenverbindungen 34b bis 34e werden aber nicht verwendet. Auf diese Weise wird die Ersatzschaltung so, wie in Fig. 10 gezeigt.
Andererseits zeigt Fig. 11 das Muster der Schaltung innerhalb des in Fig. 7 gezeigten Bereiches 100, wenn der RAM- Makro nicht verwendet wird. In diesem Fall werden die Zwischenverbindungen 34b bis 34e verwendet, aber die Zwischenverbindung 34a wird nicht verwendet. Die Ersatzschaltung wird daher so, wie in Fig. 12 gezeigt. Sogar wenn der RAM-Makro nicht verwendet wird, wird die Energiequellenspannung VTT in der Größenordnung on -2V allgemein an den operationellen Schaltkreis 32 angelegt. Wie oben beschrieben, kann der RAM-Makro, welcher verwendet wird, einen oder mehrere nicht-gebrauchte Latch-Schaltkreise mit der Region 100 aufweisen, die das in Fig. 11 gezeigte Muster besitzt.
Als nächstes wird eine Beschreibung der Schaltungskonstruktion einer zweiten Ausführung des Latch-Schaltkreises innerhalb der Latch-Schaltkreisgruppe des RAM-Makro, gezeigt in den Fig. 3A und 3B, gegeben, indem auf Fig. 13 Bezug genommen wird. Fig. 13 ist ein Schaltungsdiagramm, das die Schaltungskonstruktion eines Latch-Schaltkreises innerhalb der Latch- Schaltkreisgruppe 33 zeigt. In Fig. 13 sind jene Teile, welche im wesentlichen die gleichen sind wie die korrespondierenden Teile in Fig. 7, mit den gleichen Bezugsziffern bezeichnet, und ihre Beschreibung wird weggelassen. Der Latch-Schaltkreis besitzt zusätzlich Transistoren Q19 und Q20 und einen Widerstand R16, welche wie gezeigt, verbunden sind. Ein Festsetzungssignal wird dem Transistor Q9 zugeführt, und eine Spannung VCS wird dem Transistor Q20 angelegt.
Fig. 14 zeigt eine Ausführungsform des Musters des in Fig. 13 gezeigten Latch-Schaltkreises innerhalb des RAM-Makros. In Fig. 14 sind jene Teile, die die gleichen sind wie jene korrespondierenden Teile in Fig. 13, mit den gleichen Bezugsziffern bezeichnet. Wie von Fig. 14 gesehen werden kann, kann der Latch-Schaltkreis innerhalb des RAM-Makro innerhalb einer kleinen Fläche vorgesehen werden, verglichen mit dem Latch-Schaltkreis innerhalb des logischen Makro, weil die Transistoren und die Widerstände der Gatter in jeder internen Zelle des logischen Makro mit einem Muster versehen sein muß, das einen relativ großen Randraum zwischen den Elementen besitzt, um zu verschiedenen Arten von Zwischenverbindungen zu passen, während der Randraum zwischen den Elementen, die den Latch-Kreis innerhalb des RAM-Makro aufbauen, klein sein kann.
In anderen Bereichen als dem Bereich 100, der durch eine strichlierte Linie in Fig. 13 angegeben ist, sind die Zwischenverbindungen festgelegt. Im Bereich 100 wird jedoch ein Abschnitt der Zwischenverbindungen, angegeben durch eine fettgedruckte Linie, abhängig von der Art oder dem Modell der integrierten Halbleiterschaltungsanordnung gebildet, indem der Zwischenverbindungsabschnitt zum Beispiel mittels CAD automatisch gestaltet wird.
Fig. 15 zeigt ein Muster der Schaltung innerhalb des in Fig. 13 gezeigten Bereichs 100. In Fig. 15 sind festgelegte Aluminium-Zwischenverbindungen 35 durch Schraffur angegeben, und die Zwischenverbindungen 34a bis 34e, welche in Abhängigkeit von der Art oder dem Modell der integrierten Halbleiterschaltungsanordnung gebildet werden, sind durch Schattierung angegeben.
Fig. 16 zeigt das Muster der Schaltung innerhalb des in Fig. 13 gezeigten Bereichs 100, wenn der RAM-Makro verwendet wird. In diesem Fall wird die Zwischenverbindung 34a verwendet, aber die Zwischenverbindungen 34b bis 34e werden nicht verwendet.
Andererseits zeigt Fig. 17 das Muster der Schaltung innerhalb des in Fig. 13 gezeigten Bereichs 100, wenn der RAM- Makro nicht verwendet wird. In diesem Fall werden die Zwischenverbindungen 34b bis 34e verwendet, aber die Zwischenverbindung 34a wird nicht verwendet. Sogar wenn der RAM-Makro nicht verwendet wird, wird die Energiequellenspannung VTT in der Größenordnung von -2V allgemein dem operationellen Schaltkreis 32 angelegt. Wie oben beschrieben, kann der RAM-Makro, welcher verwendet wird, einen oder mehrere nicht-gebrauchte Latch-Schaltkreise mit dem Bereich 100 aufweisen, der das in Fig. 7 gezeigte Muster besitzt.
In den beschriebenen Ausführungsformen sind nur zwei RAM- Makros im Halbleiter-Chip vorgesehen, aber es ist natürlich möglich, mehr als zwei RAM-Makros vorzusehen.
Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen begrenzt, sondern es können verschiedene Variationen und Modifikationen vorgenommen werden, ohne daß der Umfang der vorliegenden Erfindung verlassen wird.

Claims

1. Integrierte Halbleiterschaltungsanordnung mit einem Halbleiter-Chip (20) und einem darauf befindlichen logischen Makro (21), welcher logische Makro eine Vielzahl interner Zellen (25) aufweist, die jeweils aus einer Gruppe von Gattern bestehen, und einer Vielzahl von auf dem Halbleiter-Chip befindlichen RAM-Makros (22&sub1;, 22&sub2;), dadurch gekennzeichnet, daß jeder der RAM-Makros (22&sub1;, 22&sub2;) eine Latch-Schaltkreisgruppe (33) mit einer Vielzahl von Latch-Schaltkreisen aufweist, von denen jeder einen durch feste Zwischenverbindungen mit dem Ausgang einer vorbestimmten der internen Zellen (25) des logischen Makro (21) verbundenen Eingang aufweist, einen operationellen Schaltkreis (32) und eine mit dem operationellen Schaltkreis Verbundene Speicherzellenanordnung (31); wobei mindestens ein erster der RAM-Makros mit diesem operationellen Schaltkreis über eine erste Verbindung (34a) verbundene Ausgänge aller Latch-Schaltkreise hat; und mindestens ein zweiter der RAM-Makros einen Ausgang von wenigstens einem der Latch-Schaltkreise mit bestimmten internen Zellen des logischen Makro über eine zweite Zwischenverbindung (34b, 34c, 34d, 34e) verbundenen Ausgang von mindestens einem der Latch-Schaltkreise (Fig. 3A) verbunden hat.

2. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Zwischenverbindungen (34a bis 34e) durch eine von der Anordnung auszuführende Funktion bestimmt sind, wohingegen die festen Zwischenverbindungen unabhängig von der Funktion festgelegt sind.

3. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß beide erste und zweite RAM-Makros eine Speicherfunktion mit wahlfreiem Zugriff ausführt und die verbleibenden Latch-Schaltkreise des zweiten RAM-Makro mit den operationellen Schaltkreisen (32) verbundene Ausgänge aufweisen.

4. Integrierte Halbleiterschaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß ein Eingang des operationellen Schaltkreises (32) des zweiten RAM-Makros, der mit einem Latch-Schaltkreis korrespondiert, der mit den bestimmten internen Zellen des logischen Makro (21) über die zweite Zwischenverbindung (34b - 34e) verbunden ist, auf einen vorbestimmten logischen Pegel festgelegt ist.

5. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß nur der erste RAM-Makro eine Speicherfunktion mit wahlfreiem Zugriff ausführt und alle Latch-Schaltkreise des zweiten RAM-Makro mit bestimmten internen Zellen des logischen Makro (21) über zweite Zwischenverbindungen verbundene Ausgänge aufweisen.

6. Integrierte Halbleiterschaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß Eingänge des operationellen Schaltkreises (32) des zweiten RAM-Makro auf einen vorbestimmten logischen Pegel festgelegt sind.

7. Integrierte Halbleiterschaltungsanordnung nach irgendeinem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß jeder der Latch-Schaltkreise in den RAM-Makros (22&sub1; und 22&sub2;) eine kleinere Fläche benötigt als diejenige, die ein aus den Gattern einer internen Zelle (25) in dem logischen Makro (21) gebildeter Latch-Schaltkreis benötigt.

8. Integrierte Halbleiterschaltungsanordnung nach irgendeinem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß mindestens einer der Latch-Schaltkreise, dessen Ausgang mit bestimmten internen Zellen des logischen Makro (21) mittels zweiter Zwischenverbindungen (34b bis 34e) verbunden ist, einen Teil der Schaltung des logischen Makro mit einer Funktion bildet, die unabhängig von einer Speicherfunktion mit wahlweisem Zugriff des zweiten RAM-Makros ist.

9. Integrierte Halbleiterschaltungsanordnung nach irgendeinem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der operationelle Schaltkreis einen X-Adressdecodertreiber, einen Y-Adressdecodertreiber und einen Schreib-/Leseverstärker enthält.