JPH10321795A

JPH10321795A - 半導体装置

Info

Publication number: JPH10321795A
Application number: JP9124429A
Authority: JP
Inventors: Masaharu Yajima; 正晴矢島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-14
Filing date: 1997-05-14
Publication date: 1998-12-04
Anticipated expiration: 2017-05-14
Also published as: JP3250486B2

Abstract

(57)【要約】【課題】出力信号の各ビット間におけるスキューをなく
す。【解決手段】内部バス２から供給されるデータはラッチ
制御信号Ｌに応答してラッチ回路Ｌ０〜Ｌ８に取り込ま
れる。このうち、ラッチ回路Ｌ８の出力は配線１２を通
じ直接出力ドライバ８に供給されるが、他のラッチ回路
Ｌ０〜Ｌ７の出力はそれぞれ遅延部Ｄ０〜Ｄ７を介して
それぞれ対応する出力ドライバ８に供給される。遅延部
Ｄ０〜Ｄ７の遅延量は、それぞれ仮にラッチ回路Ｌ０〜
Ｌ７を出力ドライバ８に直接接続した場合における配線
１２との遅延量の差に応じて設定されている。これによ
り、出力信号の各ビット間におけるスキューがなくな
る。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は半導体装置に関し、
特にアドレス信号やデータ信号等、複数ビットからなる
信号によって表現される情報を出力する半導体装置に関
する。

【０００１】

【従来の技術】通常、マイクロプロセッサ、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）等、アド
レス信号やデータ信号の入出力を行う半導体装置におい
ては、ひとつのアドレス情報やひとつのデータ情報は、
それぞれ複数ビットからなる信号により構成される。例
えば、１０ビットのアドレスを必要とするＤＲＡＭに接
続されるマイクロプロセッサは、かかる１０ビットのア
ドレスを１０本の内部バスからそれぞれ出力ドライバを
介して１０個の出力パッドに出力する。また、このＤＲ
ＡＭが例えば×４品であれば、一回の入出力が４ビット
単位で行われるので、これら４ビットのデータは、４本
の内部バスからそれぞれ出力ドライバを介して４つの出
力パッドに出力されることになる。

【０００２】このような信号の入出力を行う半導体装置
の出力回路部を図７に示す。図７に示す半導体装置で
は、出力すべき出力データは９ビットで構成されてい
る。すなわち、ひとつの情報が９ビットで表現されてい
る。かかる半導体装置では、出力すべきデータは９本の
内部バスを通じてそれぞれラッチ回路Ｌ０〜Ｌ８に供給
され、ラッチ回路Ｌ０〜Ｌ８は出力制御クロックに応答
してこれを取り込む。出力制御クロックはラッチ回路Ｌ
０〜Ｌ８へ共通に供給されており、各ラッチ回路はほぼ
同時に対応するビットの論理レベルを取り込み、取り込
まれた９ビットのデータは、配線５２、出力ドライバ５
４を介して出力バッド５６に供給され、外部に出力され
る。

【０００３】ここで、通常、各出力ドライバ５４はそれ
ぞれ対応する出力バッド５６の近傍に配置されるので、
各出力ドライバ５４と対応する各出力バッド５６との配
線長は互いに大差がない。しかしながら、出力パッド５
６は内部回路と比較して非常に大きな面積を占有するた
め、各出力ドライバ間の間隔は非常に大きなものとな
り、そのためにラッチ回路Ｌ０〜Ｌ８と出力ドライバ５
４を接続する配線５２は互いに配線長が異なってしま
う。図７は、出力ドライバ５８に近い場所にラッチ回路
Ｌ０〜Ｌ８を配置した場合を示しており、この場合はラ
ッチ回路Ｌ０から出力ドライバ５８間の配線が最も短
く、他の配線はこれよりも長くなってしまう。

【０００４】

【発明が解決しようとする課題】上記配線長のばらつき
は、各配線による遅延量がそれぞれ違うということを意
味する。すなわち、出力制御クロックに応答してラッチ
回路Ｌ０〜Ｌ８へほぼ同時に取り込まれた９ビットのデ
ータは、配線５２によりそれぞれ異なる遅延量をもって
伝達されるので、出力ドライバ５４へはそれぞれ異なる
タイミングで供給され、その結果出力パッド５６は、本
来同時に遷移すべき９ビットからなるデータを各ビット
毎にそれぞれ異なるタイミングで遷移させて外部に出力
することになる。この様子を図８を用いて説明する。

【０００５】まず、出力制御クロックに応答してラッチ
回路Ｌ０〜Ｌ８へ同時に取り込まれた９ビットのデータ
は、同時にラッチ回路Ｌ０〜Ｌ８からＬＯＵＴとして出
力されるが、上述の通りこれらラッチ回路Ｌ０〜Ｌ８が
出力ドライバ５８に近い場所に配置されているので、Ｐ
ＡＤ０からの出力Ｑ０が最も速く出力され、続いてＱ
１、Ｑ２の順に遅れて出力される。ラッチ回路から最も
遠いＰＡＤ８からの出力Ｑ８は最も遅く出力される。図
では、Ｑ０が出力されてからＱ８が出力されるまでの遅
延時間がｔで示されている。

【０００６】このように、Ｑ０が出力されてからＱ８が
出力されるまでの間に遅延時間ｔが存在するため、これ
らＱ０〜Ｑ８が入力される他の装置がシステムクロック
ＳｙＣＬＫに同期してこれらＱ０〜Ｑ８を取り込む場
合、かかるシステムクロックに対するセットアップ時間
ｔＳ及びホールド時間ｔＨの他に遅延時間ｔをも考慮す
る必要が生じてしまう。すなわち、セットアップ時間ｔ
Ｓ及びホールド時間ｔＨが遅延時間ｔにより制限されて
しまう。遅延時間ｔは、通常数１００ピコ秒から数ナノ
秒程度であり、高周波クロックを使用するシステムで
は、かかる遅延時間が高速化の大きな障害となり、特に
１００ＭＨｚ以上のクロックを使用するシステムにおい
て問題となる。

【０００７】尚、このような配線長の差によるスキュー
を防止する手段として、特開平６−２０４４３５号公報
には、各ドライバ間の配線長をマンハッタン距離に基づ
く計算により等しくするものが記載されている。しかし
ながら、これは単に各ドライバの配置を工夫することに
より配線長を揃えるものであるから、この方法により出
力ラッチ回路から出力ドライバまでの距離を各ビット間
で揃えるには、出力ラッチ回路を出力パッドの位置に合
わせて分散配置するか、若しくは出力ラッチ回路から出
力パッドまでの配線のうち最も配線長の長いものに合わ
せて他の配線を大きく蛇行させ配線長を稼ぐしかなく、
いずれの方法も面積的に不利であり現実的でない。

【０００８】したがって、本発明は、かかるスキューを
なくし高周波クロックを使用するシステムを安定に動作
させる半導体装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、各信号間にお
ける出力ラッチ回路と出力ドライバとの距離の差にかか
わらず、各信号が互いに同時に出力ドライバに到達する
手段を備えている。

【００１０】すなわち、本発明によれば、第１の出力信
号を取り込む第１のラッチ回路と、前記第１の出力信号
と同時に遷移する第２の出力信号を取り込む第２のラッ
チ回路と、前記第１のラッチ回路にラッチされた前記第
１の出力信号を受ける第１の出力ドライバと、前記第２
のラッチ回路にラッチされた前記第２の出力信号を受け
これを遅延させる第１の遅延部と、前記第１の遅延部に
より遅延された前記第２の出力信号を受ける第２の出力
ドライバと、前記第１の出力ドライバに接続された第１
のパッドと、前記第２の出力ドライバに接続された第２
のパッドとを備える半導体装置が提供される。

【００１１】また、本発明によれば、第１及び第２のラ
ッチ回路と、第１及び第２の出力ドライバと、前記第１
のラッチ回路の出力端と前記第１の出力ドライバの入力
端とを接続する第１の配線であって第１の配線層に形成
された第１の配線と、前記第２のラッチ回路の出力端と
第１の接点とを接続する第２の配線であって前記第１の
配線層に形成された第２の配線と、第２の接点と前記第
２出力ドライバの入力端とを接続する第３の配線であっ
て前記第１の配線層に形成された第３の配線と、前記第
１の接点と前記第２の接点とを接続する第４の配線であ
って前記第１の配線層とは異なる第２の配線層に形成さ
れた第４の配線とを備える半導体装置が提供される。

【００１２】さらに、本発明によれば、第１及び第２の
ラッチ回路と、第１及び第２の出力ドライバと、前記第
１のラッチ回路の出力端と第１の接点とを接続する第１
の配線であって第１の配線層に形成された第１の配線
と、第２の接点と前記第１の出力ドライバの入力端とを
接続する第２の配線であって前記第１の配線層に形成さ
れた第２の配線と、前記第２のラッチ回路の出力端と第
３の接点とを接続する第３の配線であって前記第１の配
線層に形成された第３の配線と、第４の接点と前記第２
の出力ドライバの入力端とを接続する第４の配線であっ
て前記第１の配線層に形成された第４の配線と、前記第
１の接点と前記第２の接点とを接続する第５の配線であ
って前記第１の配線層とは異なる第２の配線層に形成さ
れた第５の配線と、前記第３の接点と前記第４の接点と
を接続する第６の配線であって前記第２の配線層に形成
された第６の配線とを備え、前記第５の配線の遅延量と
前記第６の配線の遅延量とが異なることを特徴とする半
導体装置が提供される。

【００１３】さらに、本発明によれば、第１のパッド
と、前記第１のパッドに隣接して設けられた第２のパッ
ドと、前記第１のパッドに信号を供給する第１の出力ド
ライバと、前記第２のパッドに信号を供給する第２の出
力ドライバと、前記第１の出力ドライバに信号を供給す
る第１のラッチ回路と、前記第２の出力ドライバに信号
を供給する第２のラッチ回路とを備え、前記第１のラッ
チ回路と前記第１の出力ドライバは迂回路をもたない配
線によって接続され、前記第２のラッチ回路と前記第２
の出力ドライバは迂回路を有する配線によって接続され
ていることを特徴とする半導体装置が提供される。

【００１４】さらに、本発明によれば、第１の出力信号
を供給する第１の供給手段と、第２の出力信号を供給す
る第２の供給手段と、第１の制御信号に応答して、前記
第１の供給手段により供給される前記第１の出力信号を
取り込む第１の記憶手段と、前記第１の制御信号よりも
所定時間遅れて発生する第２の制御信号に応答して、前
記第２の供給手段により供給される前記第２の出力信号
を取り込む第２の記憶手段と、前記第１の記憶手段に記
憶された前記第１の出力信号を第１の出力ドライバに第
１の遅延時間をもって供給する第３の供給手段と、前記
第２の記憶手段に記憶された前記第２の出力信号を第２
の出力ドライバに前記第１の遅延時間よりも短い第２の
遅延時間をもって供給する第４の供給手段とを備える半
導体装置が提供される。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００１６】図１は、本発明の一実施形態による半導体
装置の出力回路部を示す図である。本実施形態による半
導体装置においては、ラッチ回路Ｌ０〜Ｌ８が出力ドラ
イバ群８のうち出力ドライバ８−０に近い場所に配置さ
れており、その他の出力ドライバ８−１〜８−８との距
離は、出力ドライバ８−０との距離よりも遠くなってお
り、出力ドライバ８−８との距離が最も遠くなってい
る。また、出力ドライバ群８はＰＡＤ０〜ＰＡＤ８から
なる出力パッド１０に接続されており、外部に信号が取
り出される。以下、本実施形態による半導体装置を詳細
に説明する。

【００１７】まず、９本の内部バス２はそれぞれラッチ
回路Ｌ０〜Ｌ８に接続され、これらラッチ回路Ｌ０〜Ｌ
８は、共通に供給されるラッチ制御信号Ｌに応答してそ
れぞれ対応する内部バス上の論理レベルを取り込む。
尚、これら９ビットの信号は、９ビットでひとつの情
報、例えばアドレス情報やデータ情報を表現している。

【００１８】また、ラッチ回路Ｌ０〜Ｌ８のうち、ラッ
チ回路Ｌ０〜Ｌ７は配線４からそれぞれ遅延部Ｄ０〜Ｄ
７を介して配線６を通じ、出力ドライバ群８のうち対応
するものに接続されており、ラッチ回路Ｌ８は遅延回路
を介することなく配線１２を通じて出力ドライバ８のう
ち対応するもの（８−８）に直接接続されている。かか
る配線４及び６は上層アルミ配線により形成されてい
る。尚、本発明が上層アルミ配線に限定されることな
く、例えば下層配線であってもよく、またアルミ以外の
材質であっても良いことはもちろんである。

【００１９】次に、図２を参照して遅延部Ｄ０〜Ｄ７の
構造を説明する。図２（ａ）は遅延部Ｄ０〜Ｄ７のうち
のひとつ、例えばＤ０を構造を示す平面図であり、図２
（ｂ）は図２（ａ）におけるＸ−Ｘ’断面図である。図
２に示すように、ラッチ回路Ｌ０〜Ｌ７、例えばラッチ
回路Ｌ０からの信号を受ける配線４は、層間絶縁膜２０
に形成されたスルーホール１６を介して下層タングステ
ン配線１４に接続されており、同じく層間絶縁膜２０に
形成されたスルーホール１８を介して再び上層のアルミ
配線６へ取り出されている。尚、本発明が下層タングス
テン配線に限定されることなく、例えば拡散による基板
配線であってもよく、またタングステン以外の材質であ
っても良いことはもちろんである。

【００２０】次に本実施形態による半導体装置の動作に
ついて図３を参照して説明する。まず、ラッチ回路Ｌ０
〜Ｌ８は、ラッチ制御信号Ｌに応答して内部バス２上の
対応するビットを取り込み出力するのであるが、かかる
ラッチ制御信号Ｌは各ラッチ回路Ｌ０〜Ｌ８にほぼ同時
に供給されるので、ラッチ回路Ｌ０〜Ｌ８もほぼ同時に
対応するビットを取り込み、ほぼ同時に出力する。ここ
で、ラッチ回路Ｌ８の出力は遅延部を介することなく配
線１２を通じて直接出力ドライバ８−８に供給される
が、上述の通り、当該出力ドライバ８−８はラッチ回路
Ｌ０〜Ｌ８から最も遠い場所に配置されているので配線
１２は長く、したがってラッチ回路Ｌ８から出力された
信号は所定の遅延を持って出力ドライバ８−８に供給さ
れる。

【００２１】一方、ラッチ回路Ｌ０〜Ｌ７の出力はそれ
ぞれ遅延部Ｄ０〜Ｄ７を介して出力ドライバ８−０〜８
−７に供給されているが、これら遅延部Ｄ０〜Ｄ７の遅
延量はそれぞれ異ならせてある。すなわち、遅延部Ｄ７
は、ラッチ回路Ｌ７と出力ドライバ８−７とが直接接続
された場合における遅延と、配線１２がもつ遅延との差
に等しい遅延量に設定されており、遅延部Ｄ０は、ラッ
チ回路Ｌ０と出力ドライバ８−０とが直接接続された場
合における遅延と、配線１２がもつ遅延との差に等しい
遅延量に設定されている。その他の遅延部Ｄ１〜Ｄ６も
同様である。上述の通り、本実施形態による半導体装置
では、ラッチ回路Ｌ０〜Ｌ８が出力ドライバ８−０側に
設けられており、ラッチ回路Ｌ０から出力ドライバ８−
０間が距離的に最も近く、ラッチ回路Ｌ８から出力ドラ
イバ８−８間が最も遠いので、遅延部Ｄ０〜Ｄ７は、遅
延部Ｄ７から遅延部Ｄ０の順に遅延量を段階的に大きく
してある。

【００２２】各遅延部Ｄ０〜Ｄ７の遅延量の設定は、図
２（ａ）に示す下層タングステン配線１４の配線長の設
定により行う。すなわち、遅延量が最も小さく設定され
る遅延部Ｄ７においては下層タングステン配線１４は短
く設定され、遅延部Ｄ６、Ｄ５の順に段階的に長くなる
ように設定される。実際の長さは、設計段階で各ビット
間のスキューがあらかじめ計算できるので、これに基づ
き算出することができる。尚、本実施形態による半導体
装置において遅延部に下層タングステン配線を用いた理
由は、下層配線を用いることにより上層の配線４、６及
び１２の配置に制約を持たせないこと、及びタングステ
ン配線はアルミ配線よりも抵抗が高いためアルミ配線に
比べ短い配線で大きな遅延量が得られるという利点があ
るためである。

【００２３】このように、各ラッチ回路Ｌ０〜Ｌ７の出
力にそれぞれ遅延を持たせることにより、各ラッチ回路
Ｌ０〜Ｌ８の出力が、最も長い配線を必要とするラッチ
回路Ｌ８の出力に合わせて同時に出力ドライバ８に到達
するようにしているので、図３に示すように、出力パッ
ド１０から出力される出力データＱ０〜Ｑ８は全てほぼ
同時に遷移する。このように、出力データの遷移が各ビ
ット間でほぼ同時となるのでデータが確定している時間
が長く、したがって、この出力データを受ける他の装置
においては、これをクロックＣＬＫに応答して取り込む
場合、充分なセットアップ時間ｔＳ及びホールド時間ｔ
Ｈを確保することができる。

【００２４】このように、本実施形態による半導体装置
では、各ビット間のスキューに応じた遅延量を持つ遅延
部Ｄ０〜Ｄ７をラッチ回路から出力ドライバの間に設け
たので、出力パッド１０から出力される出力信号にはス
キューがなく、したがって、かかる出力信号を受ける他
の半導体装置は、充分なセットアップ時間ｔＳ及びホー
ルド時間ｔＨを確保することができ、高周波クロックを
使用する高速システムにおいても正確な動作が保証され
る。

【００２５】尚、出力ドライバ８が同時動作すると、電
源電位の変動をもたらすという問題が生じうるが、かか
る問題は電源配線を太くすることと等、電源の強化によ
り回避できる。

【００２６】尚、図２に示した遅延部の下層タングステ
ン配線１４は、図４に示すような形状の下層タングステ
ン配線２２であってもよい。このような配線２２を用い
た場合、小さな遅延量を必要とする遅延部Ｄ７では、例
えば２４及び２６においてそれぞれ上層アルミ配線４及
び６と接続すればよく、またこれよりも少し大きい遅延
量を必要とする遅延部Ｄ６では、例えば２４及び２８に
おいてそれぞれ上層アルミ配線４及び６と接続すればよ
い。同様にして、最大の遅延量を必要とする遅延部Ｄ０
では、例えば２４及び４０においてそれぞれ上層アルミ
配線４及び６と接続すればよい。このように、図４に示
すような形状を持つ下層タングステン配線２２を用いれ
ば、遅延部Ｄ０〜Ｄ７はそれぞれ異なる遅延量を必要と
するにもかかわらず、これらを全て同一形状からなる下
層配線によって構成することができ、設計が容易とな
る。

【００２７】さらに、図５に示すように、ラッチ回路Ｌ
７やＬ６の出力のような比較的小さな遅延量しか必要と
しないものについては、遅延部を設けることなく配線４
４及び４６によって出力ドライバ８に直接接続し、これ
ら配線を出力ドライバ８の近傍においてそれぞれ迂回部
４８及び５０により迂回させて、これら配線４４及び４
６をいずれも配線１２と同じ長さとする一方、ラッチ回
路Ｌ０〜Ｌ５の出力のように、比較的大きな遅延量を必
要とするため迂回によって配線１２と同じ長さにするの
が困難なものについてのみ遅延部Ｄ０〜Ｄ５を設けても
良い。かかる構成によれば、遅延部を形成するための下
層配線が少なくて済むので、遅延部を形成するための下
層配線にあまり大きな面積を割り当てられない場合に有
効である。

【００２８】次に本発明の他の実施形態による半導体装
置について、図６を参照して説明する。本実施形態によ
る半導体装置は、ラッチ回路Ｌ０〜Ｌ７の出力に遅延を
持たせるのではなく、各ラッチ回路Ｌ０〜Ｌ７に供給さ
れるラッチ制御信号Ｌに遅延を持たせ、これによってス
キューをなくすものである。

【００２９】すなわち、本半導体装置では、遅延部Ｄ０
〜Ｄ７はそれぞれラッチ回路Ｌ０〜Ｌ７の出力ではな
く、ラッチ回路Ｌ０〜Ｌ７に供給されるラッチ制御信号
Ｌを遅延させており、これによってラッチ回路Ｌ０〜Ｌ
８によるラッチのタイミングをそれぞれラッチ回路から
出力ドライバ間において生じる各ビット間の遅延量の差
に応じて調整している。具体的には、ラッチ回路Ｌ８に
はラッチ制御信号Ｌを遅延させることなく供給し、ラッ
チ回路Ｌ０〜Ｌ７には遅延部Ｄ０〜Ｄ７により遅延され
たラッチ制御信号Ｌをそれぞれ供給している。各遅延部
Ｄ０〜Ｄ７の遅延量は、遅延部Ｄ７から遅延部Ｄ０の順
で大きく設定されており、この点においては前述の実施
形態による半導体装置と同様である。

【００３０】遅延部Ｄ７の遅延量は、ラッチ回路Ｌ８か
ら出力ドライバ８までの遅延量とラッチ回路Ｌ７から出
力ドライバ８までの遅延量との差に等しく設定されてお
り、遅延部Ｄ０の遅延量は、ラッチ回路Ｌ８から出力ド
ライバ８までの遅延量とラッチ回路Ｌ０から出力ドライ
バ８までの遅延量との差に等しく設定されている。その
他の遅延部Ｄ１〜Ｄ６も同様である。

【００３１】このようにラッチ回路Ｌ０〜Ｌ７に供給さ
れるラッチ制御信号Ｌに遅延を持たせているので、ラッ
チ回路Ｌ０〜Ｌ８はラッチ回路Ｌ８からラッチ回路Ｌ０
の順で順次内部バス２上の信号を取り込み出力すること
となるので、出力ドライバ８への到達は全ビット間で同
時となり、その結果出力パッド１０から出力される出力
信号にはスキューがなくなる。本実施形態による半導体
装置によれば、ラッチ回路Ｌ０〜Ｌ８から出力ドライバ
８までの間に遅延部Ｄ０〜Ｄ７を形成することができな
い場合、例えば当該箇所において下層タングステン配線
が混み合っており、遅延部に割り当てるスペースがない
場合等に有効である。

【００３２】

【発明の効果】以上のとおり、本発明によれば、出力信
号の各ビット間においてスキューのない半導体装置が提
供されるので、高周波クロックを使用するシステム、例
えば１００ＭＨｚ以上のクロックを使用するシステムを
安定に動作させることができる。

【００３３】また、各ビット間において出力パッドから
リードフレーム至る距離に差がある場合には、これによ
ってさらにスキューが生じるので、かかるスキューをも
考慮した遅延量を設定すれば、より完全なスキューの低
減も可能である。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体装置の出力回
路部を示す図である。

【図２】遅延部Ｄ０〜Ｄ７の一例を示す図である。

【図３】本発明の一実施形態による半導体装置の動作を
示すタイミング図である。

【図４】遅延部Ｄ０〜Ｄ７の他の例を示す図である。

【図５】本発明の一実施形態による半導体装置の出力回
路部の変形例を示す図である。

【図６】本発明の他の実施形態による半導体装置の出力
回路部を示す図である。

【図７】従来の半導体装置の出力回路部を示す図であ
る。

【図８】従来の半導体装置の動作を示すタイミング図で
ある。

【符号の説明】

２内部バス４，６，１２，４４，４６上層アルミ配線８出力ドライバ１０出力パッド１４，２２下層タングステン配線１６，１８スルーホール４８，５０迂回部Ｌラッチ制御信号

Claims

【特許請求の範囲】

【請求項１】第１の出力信号を取り込む第１のラッチ
回路と、前記第１の出力信号と同時に遷移する第２の出
力信号を取り込む第２のラッチ回路と、前記第１のラッ
チ回路にラッチされた前記第１の出力信号を受ける第１
の出力ドライバと、前記第２のラッチ回路にラッチされ
た前記第２の出力信号を受けこれを遅延させる第１の遅
延部と、前記第１の遅延部により遅延された前記第２の
出力信号を受ける第２の出力ドライバと、前記第１の出
力ドライバに接続された第１のパッドと、前記第２の出
力ドライバに接続された第２のパッドとを備える半導体
装置。
【請求項２】前記第１の出力信号及び前記第２の出力
信号と同時に遷移する第３の出力信号を取り込む第３の
ラッチ回路と、前記第３のラッチ回路にラッチされた前
記第３の出力信号を受けこれを遅延させる第２の遅延部
であって前記第１の遅延部とは遅延量の異なる第２の遅
延部と、前記第２の遅延部により遅延された前記第３の
出力信号を受ける第３の出力ドライバと、前記第３の出
力ドライバに接続された第３のパッドとをさらに備える
ことを特徴とする請求項１記載の半導体装置。
【請求項３】前記第１のパッドは、前記第２のパッド
に隣接して配置されていることを特徴とする請求項１又
は２記載の半導体装置。
【請求項４】第１及び第２のラッチ回路と、第１及び
第２の出力ドライバと、前記第１のラッチ回路の出力端
と前記第１の出力ドライバの入力端とを接続する第１の
配線であって第１の配線層に形成された第１の配線と、
前記第２のラッチ回路の出力端と第１の接点とを接続す
る第２の配線であって前記第１の配線層に形成された第
２の配線と、第２の接点と前記第２出力ドライバの入力
端とを接続する第３の配線であって前記第１の配線層に
形成された第３の配線と、前記第１の接点と前記第２の
接点とを接続する第４の配線であって前記第１の配線層
とは異なる第２の配線層に形成された第４の配線とを備
える半導体装置。
【請求項５】第１及び第２のラッチ回路と、第１及び
第２の出力ドライバと、前記第１のラッチ回路の出力端
と第１の接点とを接続する第１の配線であって第１の配
線層に形成された第１の配線と、第２の接点と前記第１
の出力ドライバの入力端とを接続する第２の配線であっ
て前記第１の配線層に形成された第２の配線と、前記第
２のラッチ回路の出力端と第３の接点とを接続する第３
の配線であって前記第１の配線層に形成された第３の配
線と、第４の接点と前記第２の出力ドライバの入力端と
を接続する第４の配線であって前記第１の配線層に形成
された第４の配線と、前記第１の接点と前記第２の接点
とを接続する第５の配線であって前記第１の配線層とは
異なる第２の配線層に形成された第５の配線と、前記第
３の接点と前記第４の接点とを接続する第６の配線であ
って前記第２の配線層に形成された第６の配線とを備
え、前記第５の配線の遅延量と前記第６の配線の遅延量
とが異なることを特徴とする半導体装置。
【請求項６】前記第１の配線層と前記第２の配線層と
は抵抗値の異なる材質からなることを特徴とする請求項
４又は５記載の半導体装置。
【請求項７】前記第２の配線層は、前記第１の配線層
よりも抵抗値の高い材質からなることを特徴とする請求
項４又は５記載の半導体装置。
【請求項８】前記第１の配線層は、前記第２の配線層
の上層に位置する配線層であり、かつ前記第２の配線層
は高融点金属層であることを特徴とする請求項４又は５
記載の半導体装置。
【請求項９】第１のパッドと、前記第１のパッドに隣
接して設けられた第２のパッドと、前記第１のパッドに
信号を供給する第１の出力ドライバと、前記第２のパッ
ドに信号を供給する第２の出力ドライバと、前記第１の
出力ドライバに信号を供給する第１のラッチ回路と、前
記第２の出力ドライバに信号を供給する第２のラッチ回
路とを備え、前記第１のラッチ回路と前記第１の出力ド
ライバは迂回路をもたない配線によって接続され、前記
第２のラッチ回路と前記第２の出力ドライバは迂回路を
有する配線によって接続されていることを特徴とする半
導体装置。
【請求項１０】第１の出力信号を供給する第１の供給
手段と、第２の出力信号を供給する第２の供給手段と、
第１の制御信号に応答して、前記第１の供給手段により
供給される前記第１の出力信号を取り込む第１の記憶手
段と、前記第１の制御信号よりも所定時間遅れて発生す
る第２の制御信号に応答して、前記第２の供給手段によ
り供給される前記第２の出力信号を取り込む第２の記憶
手段と、前記第１の記憶手段に記憶された前記第１の出
力信号を第１の出力ドライバに第１の遅延時間をもって
供給する第３の供給手段と、前記第２の記憶手段に記憶
された前記第２の出力信号を第２の出力ドライバに前記
第１の遅延時間よりも短い第２の遅延時間をもって供給
する第４の供給手段とを備える半導体装置。
【請求項１１】前記第１の遅延時間と前記第２の遅延
時間との差は、前記所定時間に等しいことを特徴とする
請求項１０記載の半導体装置。
【請求項１２】第１のパッド及び前記第１のパッドに
隣接して設けられた第２のパッドをさらに有し、前記第
１の出力ドライバは前記第１のパッドに前記第１の出力
信号を供給し、前記第２の出力ドライバは前記第２のパ
ッドに前記第２の出力信号を供給し、これにより前記第
１のパッド上の前記第１の出力信号と前記第２のパッド
上の前記第２の出力信号とは同時に遷移することを特徴
とする請求項１０又は１１記載の半導体装置。