JPS61228556A - 可変ウエ−ト回路 - Google Patents

可変ウエ−ト回路

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JPS61228556A
JPS61228556A JP6952085A JP6952085A JPS61228556A JP S61228556 A JPS61228556 A JP S61228556A JP 6952085 A JP6952085 A JP 6952085A JP 6952085 A JP6952085 A JP 6952085A JP S61228556 A JPS61228556 A JP S61228556A
Authority
JP
Japan
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memory
read
data
output
input
Prior art date
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Pending
Application number
JP6952085A
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English (en)
Inventor
Shu Yoshida
周 吉田
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS61228556A publication Critical patent/JPS61228556A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はOPUの周辺回路に関し、特にOPUにウェー
トをかけるウェート回路に関する。
〔従来の技術〕
従来、OPUにウェートをかける方法としては、(1)
外部機器をアクセスしたときアクセスされたことを示す
アクルッジ信号が外部機器から返ってくることを利用す
る方法、(2)予め決められたウェート数を設定する方
法があった。
〔発明が解決しようとする問題点〕
上述した従来の方法のうち(1)の方法は、外部機器に
アクルツジ信号を作成するための回路とCPUへ伝達す
るための配線が必要になり、また(2)の方法では無駄
なウェートが発生するという欠点がある。
〔問題点を解決するための手段〕
本発明の可変ウェート回路は、シフトレジスタと、メモ
リリード、メモリライト、I/Oリード、I/Oライト
、アラーム発生時の各場合について入力端子が設定され
、OPUよりリード/ライト信号、■/O/メモリ信号
、アラーム信号を入力してこれら入力端子の対応する入
力端子が選択されて、出力端子からウェート信号が出力
されるデータセレクタと、入力端子がシフトレジスタの
各出力端子に、出力端子がデータセレクタのメモリライ
ト、メモリリード、I/Oライトi I/Oリードの各
入力端子に接続されて、データセレクタの選択された入
力端子にシフトレジスタの出力を出力するウェート数設
定部とを有する。
したがって、ウェート数設定部において、シフトレジス
タの出力とデータセレクタの入力の接続を変更すること
により、メモリのリード/ライト、Iloのり−ド/ラ
イトの各場合について異なるウェート数を設定すること
が可能で、かつアラーム発生時の任意数のウェートが可
能となる。
〔実施例〕
本発明の実施例について図面を参照して説明するO シフトレジスタ1()4LS164)はマシンサイクル
の初めにOPUから出力されるアドレスラッチイネーブ
ル信号ALEがインバータ2を経てクリヤ端子OLに入
力すると出力端子QムyQBt・・・*Q:aが“0″
にリセットされ、次にクロックOLKがインバータ8を
経てクロック端子OKに入力する。
なお、シフトレジスタ1のシリアル入力端子A。
Bは+5vに接続され、“1″になっている。データセ
レクタ4 (74LS151)はデータ入力端子Dot
Di # D2 t Dsがそれぞれメモリライト、メ
モリリード、I/Oライト、I/Oリードの場合に対応
し、データ入力端子D4.D・t DI e Ihが接
地され、データ選択端子A、B、Oにはそれぞれリード
/ライト信号R/W、I/O/メモリ信号IO/M%ア
ラーム信号PALMが入力され、ストローブ入力端子S
は接地されて出力端子Yから選択された入力端子のデー
タがレディ信号READYとして出力される。
すなわち、リード/ライト信号R/W、”I/O/メモ
リ信号IO/Mの組合せに応じてデータ入力端子Do。
Dl 、 DI 、])3のいずれかが選択され、また
アラーム発生時にアラーム信号PALMが入力するとデ
ータ入力端子D4が選択される。ウェート数設定部5は
入力端子l0t11.・・・、エフがシフトレジスタ1
の出力端子Qム*Q11y・・・t Q xiにそれぞ
れ接続され、出力端子Oo t oi j 02 y 
osがデータセレクタ4のデータ入力端子Do s D
t e D2* Dsにそれぞれ接続されている。なお
、ウェート数設定部5の各入力端チェo。
It、・・・、I7のウェート数はそれぞれ011. 
L・・・。
フとなる。
次に、本実施例の動作例について第2図のタイムチャー
トを参照して説明する。
まず、メモリリードの場合とすると、OPUからデータ
セレクタ4のデータ選択端子A、Bにそれぞれハイレベ
ル、ロウレベルの信号が入力されてデータ入力端子D1
が選択される。そして、マシンサイクルの初めの時刻t
oにアドレスラッチイネーブル信号ALEが出力される
と、シフトレジスタ1の出力端子QムtQB*・・・y
Qnが“O″にリセットされる(ロウレベルになる)。
そして、次のクロックOLKの立上りからシフトレジス
タ1の出力4端子Qムから順に“1″が入ってくる。第
2図はクロックサイクルT2の始め、時刻t1に出力端
子QJ(“1°゛になり、したがってウェート数O(ウ
ェート時間Ts)のレディ信号READYがデータセレ
クタ4の出力端子Yから出力されてレディ信号READ
Yが立下り、リード信号RDが出力された状態を示して
いる。したがって、クロックサイクルTsにメモリ (
不図示)からデータの読出しが行なわれる。
なお、アラーム信号PALMがデータセレクタ4に入力
すると、出力端子Yは常“0″になり、ウェート状態が
延長される1、 〔発明の効果〕 以上説明したように本発明は、シフトレジスタの出力と
データセレクタの入力の接続をウェート数設定部により
適宜変えることにより、メモリリード、メモリライト、
I/Oリード、I/Oライトの各場合についてウェート
数を細かく、かつ最適に設定でき、またアラーム発生時
にはウェート数を任意に延長できる。
【図面の簡単な説明】
第1図は本発明による可変ウェート回路の一実施例の回
路図、第2図はそのタイムチャートである0 1:シフトレジスタ 2,8:インバータ4:データセ
レクタ  5:ウェート数設定部AIJ ニアドレスラ
ッチイネーブル信号OLK:クロック信号 PALM:アラーム信号

Claims (1)

    【特許請求の範囲】
  1. シフトレジスタと、メモリリード、メモリライト、I/
    Oリード、I/Oライト、アラーム発生時の各場合につ
    いて入力端子が設定され、CPUよりリード/ライト信
    号、I/O/メモリ信号、アラーム信号を入力してこれ
    ら入力端子の対応する入力端子が選択されて、出力端子
    からレディ信号が出力されるデータセレクタと、入力端
    子がシフトレジスタの各出力端子に、出力端子がデータ
    セレクタのメモリリード、メモリライト、I/Oライト
    、I/Oリードの各入力端子に接続されて、データセレ
    クタの選択された入力端子にシフトレジスタの出力を出
    力するウェート数設定部とを有する可変ウェート回路。
JP6952085A 1985-04-01 1985-04-01 可変ウエ−ト回路 Pending JPS61228556A (ja)

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JP6952085A JPS61228556A (ja) 1985-04-01 1985-04-01 可変ウエ−ト回路

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JP6952085A JPS61228556A (ja) 1985-04-01 1985-04-01 可変ウエ−ト回路

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JPS61228556A true JPS61228556A (ja) 1986-10-11

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ID=13405076

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JP6952085A Pending JPS61228556A (ja) 1985-04-01 1985-04-01 可変ウエ−ト回路

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JP (1) JPS61228556A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02181252A (ja) * 1988-05-27 1990-07-16 Seiko Epson Corp 情報処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55110324A (en) * 1979-02-16 1980-08-25 Nec Corp Unit control circuit
JPS59151221A (ja) * 1983-02-18 1984-08-29 Omron Tateisi Electronics Co Wait制御回路

Patent Citations (2)

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