JPS61228556A - 可変ウエ−ト回路 - Google Patents
可変ウエ−ト回路Info
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- JPS61228556A JPS61228556A JP6952085A JP6952085A JPS61228556A JP S61228556 A JPS61228556 A JP S61228556A JP 6952085 A JP6952085 A JP 6952085A JP 6952085 A JP6952085 A JP 6952085A JP S61228556 A JPS61228556 A JP S61228556A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＯＰＵの周辺回路に関し、特にＯＰＵにウェー
トをかけるウェート回路に関する。
トをかけるウェート回路に関する。
従来、ＯＰＵにウェートをかける方法としては、（１）
外部機器をアクセスしたときアクセスされたことを示す
アクルッジ信号が外部機器から返ってくることを利用す
る方法、（２）予め決められたウェート数を設定する方
法があった。
外部機器をアクセスしたときアクセスされたことを示す
アクルッジ信号が外部機器から返ってくることを利用す
る方法、（２）予め決められたウェート数を設定する方
法があった。
上述した従来の方法のうち（１）の方法は、外部機器に
アクルツジ信号を作成するための回路とＣＰＵへ伝達す
るための配線が必要になり、また（２）の方法では無駄
なウェートが発生するという欠点がある。
アクルツジ信号を作成するための回路とＣＰＵへ伝達す
るための配線が必要になり、また（２）の方法では無駄
なウェートが発生するという欠点がある。
本発明の可変ウェート回路は、シフトレジスタと、メモ
リリード、メモリライト、Ｉ／Ｏリード、Ｉ／Ｏライト
、アラーム発生時の各場合について入力端子が設定され
、ＯＰＵよりリード／ライト信号、■／Ｏ／メモリ信号
、アラーム信号を入力してこれら入力端子の対応する入
力端子が選択されて、出力端子からウェート信号が出力
されるデータセレクタと、入力端子がシフトレジスタの
各出力端子に、出力端子がデータセレクタのメモリライ
ト、メモリリード、Ｉ／Ｏライトｉ Ｉ／Ｏリードの各
入力端子に接続されて、データセレクタの選択された入
力端子にシフトレジスタの出力を出力するウェート数設
定部とを有する。
リリード、メモリライト、Ｉ／Ｏリード、Ｉ／Ｏライト
、アラーム発生時の各場合について入力端子が設定され
、ＯＰＵよりリード／ライト信号、■／Ｏ／メモリ信号
、アラーム信号を入力してこれら入力端子の対応する入
力端子が選択されて、出力端子からウェート信号が出力
されるデータセレクタと、入力端子がシフトレジスタの
各出力端子に、出力端子がデータセレクタのメモリライ
ト、メモリリード、Ｉ／Ｏライトｉ Ｉ／Ｏリードの各
入力端子に接続されて、データセレクタの選択された入
力端子にシフトレジスタの出力を出力するウェート数設
定部とを有する。
したがって、ウェート数設定部において、シフトレジス
タの出力とデータセレクタの入力の接続を変更すること
により、メモリのリード／ライト、Ｉｌｏのり−ド／ラ
イトの各場合について異なるウェート数を設定すること
が可能で、かつアラーム発生時の任意数のウェートが可
能となる。
タの出力とデータセレクタの入力の接続を変更すること
により、メモリのリード／ライト、Ｉｌｏのり−ド／ラ
イトの各場合について異なるウェート数を設定すること
が可能で、かつアラーム発生時の任意数のウェートが可
能となる。
本発明の実施例について図面を参照して説明するＯ
シフトレジスタ１（）４ＬＳ１６４）はマシンサイクル
の初めにＯＰＵから出力されるアドレスラッチイネーブ
ル信号ＡＬＥがインバータ２を経てクリヤ端子ＯＬに入
力すると出力端子ＱムｙＱＢｔ・・・＊Ｑ：ａが“０″
にリセットされ、次にクロックＯＬＫがインバータ８を
経てクロック端子ＯＫに入力する。
の初めにＯＰＵから出力されるアドレスラッチイネーブ
ル信号ＡＬＥがインバータ２を経てクリヤ端子ＯＬに入
力すると出力端子ＱムｙＱＢｔ・・・＊Ｑ：ａが“０″
にリセットされ、次にクロックＯＬＫがインバータ８を
経てクロック端子ＯＫに入力する。
なお、シフトレジスタ１のシリアル入力端子Ａ。
Ｂは＋５ｖに接続され、“１″になっている。データセ
レクタ４ （７４ＬＳ１５１）はデータ入力端子Ｄｏｔ
Ｄｉ ＃ Ｄ２ ｔ Ｄｓがそれぞれメモリライト、メ
モリリード、Ｉ／Ｏライト、Ｉ／Ｏリードの場合に対応
し、データ入力端子Ｄ４．Ｄ・ｔ ＤＩ ｅ Ｉｈが接
地され、データ選択端子Ａ、Ｂ、Ｏにはそれぞれリード
／ライト信号Ｒ／Ｗ、Ｉ／Ｏ／メモリ信号ＩＯ／Ｍ％ア
ラーム信号ＰＡＬＭが入力され、ストローブ入力端子Ｓ
は接地されて出力端子Ｙから選択された入力端子のデー
タがレディ信号ＲＥＡＤＹとして出力される。
レクタ４ （７４ＬＳ１５１）はデータ入力端子Ｄｏｔ
Ｄｉ ＃ Ｄ２ ｔ Ｄｓがそれぞれメモリライト、メ
モリリード、Ｉ／Ｏライト、Ｉ／Ｏリードの場合に対応
し、データ入力端子Ｄ４．Ｄ・ｔ ＤＩ ｅ Ｉｈが接
地され、データ選択端子Ａ、Ｂ、Ｏにはそれぞれリード
／ライト信号Ｒ／Ｗ、Ｉ／Ｏ／メモリ信号ＩＯ／Ｍ％ア
ラーム信号ＰＡＬＭが入力され、ストローブ入力端子Ｓ
は接地されて出力端子Ｙから選択された入力端子のデー
タがレディ信号ＲＥＡＤＹとして出力される。
すなわち、リード／ライト信号Ｒ／Ｗ、”Ｉ／Ｏ／メモ
リ信号ＩＯ／Ｍの組合せに応じてデータ入力端子Ｄｏ。
リ信号ＩＯ／Ｍの組合せに応じてデータ入力端子Ｄｏ。
Ｄｌ 、 ＤＩ 、］）３のいずれかが選択され、また
アラーム発生時にアラーム信号ＰＡＬＭが入力するとデ
ータ入力端子Ｄ４が選択される。ウェート数設定部５は
入力端子ｌ０ｔ１１．・・・、エフがシフトレジスタ１
の出力端子Ｑム＊Ｑ１１ｙ・・・ｔ Ｑ ｘｉにそれぞ
れ接続され、出力端子Ｏｏ ｔ ｏｉ ｊ ０２ ｙ
ｏｓがデータセレクタ４のデータ入力端子Ｄｏ ｓ Ｄ
ｔ ｅ Ｄ２＊ Ｄｓにそれぞれ接続されている。なお
、ウェート数設定部５の各入力端チェｏ。
アラーム発生時にアラーム信号ＰＡＬＭが入力するとデ
ータ入力端子Ｄ４が選択される。ウェート数設定部５は
入力端子ｌ０ｔ１１．・・・、エフがシフトレジスタ１
の出力端子Ｑム＊Ｑ１１ｙ・・・ｔ Ｑ ｘｉにそれぞ
れ接続され、出力端子Ｏｏ ｔ ｏｉ ｊ ０２ ｙ
ｏｓがデータセレクタ４のデータ入力端子Ｄｏ ｓ Ｄ
ｔ ｅ Ｄ２＊ Ｄｓにそれぞれ接続されている。なお
、ウェート数設定部５の各入力端チェｏ。
Ｉｔ、・・・、Ｉ７のウェート数はそれぞれ０１１．
Ｌ・・・。
Ｌ・・・。
フとなる。
次に、本実施例の動作例について第２図のタイムチャー
トを参照して説明する。
トを参照して説明する。
まず、メモリリードの場合とすると、ＯＰＵからデータ
セレクタ４のデータ選択端子Ａ、Ｂにそれぞれハイレベ
ル、ロウレベルの信号が入力されてデータ入力端子Ｄ１
が選択される。そして、マシンサイクルの初めの時刻ｔ
ｏにアドレスラッチイネーブル信号ＡＬＥが出力される
と、シフトレジスタ１の出力端子ＱムｔＱＢ＊・・・ｙ
Ｑｎが“Ｏ″にリセットされる（ロウレベルになる）。
セレクタ４のデータ選択端子Ａ、Ｂにそれぞれハイレベ
ル、ロウレベルの信号が入力されてデータ入力端子Ｄ１
が選択される。そして、マシンサイクルの初めの時刻ｔ
ｏにアドレスラッチイネーブル信号ＡＬＥが出力される
と、シフトレジスタ１の出力端子ＱムｔＱＢ＊・・・ｙ
Ｑｎが“Ｏ″にリセットされる（ロウレベルになる）。
そして、次のクロックＯＬＫの立上りからシフトレジス
タ１の出力４端子Ｑムから順に“１″が入ってくる。第
２図はクロックサイクルＴ２の始め、時刻ｔ１に出力端
子ＱＪ（“１°゛になり、したがってウェート数Ｏ（ウ
ェート時間Ｔｓ）のレディ信号ＲＥＡＤＹがデータセレ
クタ４の出力端子Ｙから出力されてレディ信号ＲＥＡＤ
Ｙが立下り、リード信号ＲＤが出力された状態を示して
いる。したがって、クロックサイクルＴｓにメモリ （
不図示）からデータの読出しが行なわれる。
タ１の出力４端子Ｑムから順に“１″が入ってくる。第
２図はクロックサイクルＴ２の始め、時刻ｔ１に出力端
子ＱＪ（“１°゛になり、したがってウェート数Ｏ（ウ
ェート時間Ｔｓ）のレディ信号ＲＥＡＤＹがデータセレ
クタ４の出力端子Ｙから出力されてレディ信号ＲＥＡＤ
Ｙが立下り、リード信号ＲＤが出力された状態を示して
いる。したがって、クロックサイクルＴｓにメモリ （
不図示）からデータの読出しが行なわれる。
なお、アラーム信号ＰＡＬＭがデータセレクタ４に入力
すると、出力端子Ｙは常“０″になり、ウェート状態が
延長される１、 〔発明の効果〕 以上説明したように本発明は、シフトレジスタの出力と
データセレクタの入力の接続をウェート数設定部により
適宜変えることにより、メモリリード、メモリライト、
Ｉ／Ｏリード、Ｉ／Ｏライトの各場合についてウェート
数を細かく、かつ最適に設定でき、またアラーム発生時
にはウェート数を任意に延長できる。
すると、出力端子Ｙは常“０″になり、ウェート状態が
延長される１、 〔発明の効果〕 以上説明したように本発明は、シフトレジスタの出力と
データセレクタの入力の接続をウェート数設定部により
適宜変えることにより、メモリリード、メモリライト、
Ｉ／Ｏリード、Ｉ／Ｏライトの各場合についてウェート
数を細かく、かつ最適に設定でき、またアラーム発生時
にはウェート数を任意に延長できる。
第１図は本発明による可変ウェート回路の一実施例の回
路図、第２図はそのタイムチャートである０ １：シフトレジスタ ２，８：インバータ４：データセ
レクタ ５：ウェート数設定部ＡＩＪ ニアドレスラ
ッチイネーブル信号ＯＬＫ：クロック信号 ＰＡＬＭ：アラーム信号
路図、第２図はそのタイムチャートである０ １：シフトレジスタ ２，８：インバータ４：データセ
レクタ ５：ウェート数設定部ＡＩＪ ニアドレスラ
ッチイネーブル信号ＯＬＫ：クロック信号 ＰＡＬＭ：アラーム信号
Claims (1)
- シフトレジスタと、メモリリード、メモリライト、Ｉ／
Ｏリード、Ｉ／Ｏライト、アラーム発生時の各場合につ
いて入力端子が設定され、ＣＰＵよりリード／ライト信
号、Ｉ／Ｏ／メモリ信号、アラーム信号を入力してこれ
ら入力端子の対応する入力端子が選択されて、出力端子
からレディ信号が出力されるデータセレクタと、入力端
子がシフトレジスタの各出力端子に、出力端子がデータ
セレクタのメモリリード、メモリライト、Ｉ／Ｏライト
、Ｉ／Ｏリードの各入力端子に接続されて、データセレ
クタの選択された入力端子にシフトレジスタの出力を出
力するウェート数設定部とを有する可変ウェート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6952085A JPS61228556A (ja) | 1985-04-01 | 1985-04-01 | 可変ウエ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6952085A JPS61228556A (ja) | 1985-04-01 | 1985-04-01 | 可変ウエ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228556A true JPS61228556A (ja) | 1986-10-11 |
Family
ID=13405076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6952085A Pending JPS61228556A (ja) | 1985-04-01 | 1985-04-01 | 可変ウエ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181252A (ja) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110324A (en) * | 1979-02-16 | 1980-08-25 | Nec Corp | Unit control circuit |
| JPS59151221A (ja) * | 1983-02-18 | 1984-08-29 | Omron Tateisi Electronics Co | Ｗａｉｔ制御回路 |
-
1985
- 1985-04-01 JP JP6952085A patent/JPS61228556A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110324A (en) * | 1979-02-16 | 1980-08-25 | Nec Corp | Unit control circuit |
| JPS59151221A (ja) * | 1983-02-18 | 1984-08-29 | Omron Tateisi Electronics Co | Ｗａｉｔ制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181252A (ja) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | 情報処理装置 |
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