CN117056274A - 一种用于单核处理器的并行数据通信架构及方法 - Google Patents

Abstract

本发明公开了一种用于单核处理器的并行数据通信架构及方法，属于通信技术领域，单核处理器与k个从设备通过若干上行数据线和若干下行数据线相连接，其中上行数据线有n×k个，每个从设备分别通过上行数据线1、上行数据线2、……、上行数据线n与单核处理器相连接；下行数据线有m个，下行数据线1、下行数据线2、……、下行数据线m均与k个从设备相连接，从设备1、从设备2、……、从设备k之间为并联状态，下行数据线中的一个为下行时钟线。本发明采用上述结构的一种用于单核处理器的并行数据通信架构及方法，不仅具备实现并行数据通信能力，而且能确保数据处理速率，保证所有从设备间的通信。

Description

一种用于单核处理器的并行数据通信架构及方法

技术领域

本发明涉及通信技术领域，尤其是涉及一种用于单核处理器的并行数据通信架构及方法。

背景技术

单核处理器(如单片机、MCU等)只能实现数据的串行处理，无法实现数据的并行处理，用于处理数据率不高的系统。但是多核处理器(如多核CPU、FPGA等)成本高、功耗高，不适用于低功耗、低成本系统。随着物联网的快速发展，以陆续出现一些特殊的低功耗、低成本应用场景，也存在多个设备同时并行运行的需求，即为降低系统成本、功耗，需单核处理器同时控制多个从设备，提高数据速率的同时，实现多设备之间的同步。

现有的单核处理器实现并行数据处理的方法多为降低系统通信速率，并设置使能信号，在使能信号开始前，把所有从设备配置好，然后使用使能信号让所有从设备同时工作，或采用分时工作方式实现与多个从设备通信。该通信方式的缺点是单片机无法实现同频率下并行数据通信，仅能通过降低系统工作速率，及配合使能控制达到并行数据输出的目的，且无法实现从设备间的同步。因此，亟需一种低功耗、低成本的方法解决单核处理器不能实现并行数据处理的问题。

发明内容

本发明的目的是提供一种用于单核处理器的并行数据通信架构及方法，不仅具备实现并行数据通信能力，而且能确保数据处理速率，保证所有从设备间的通信。

为实现上述目的，本发明提供了一种用于单核处理器的并行数据通信架构，单核处理器与k个从设备通过若干上行数据线和若干下行数据线相连接，其中上行数据线有n×k个，每个从设备分别通过上行数据线1、上行数据线2、……、上行数据线n与单核处理器相连接；下行数据线有m个，下行数据线1、下行数据线2、……、下行数据线m均与k个从设备相连接，从设备1、从设备2、……、从设备k之间为并联状态，下行数据线中的一个为下行时钟线。

一种用于单核处理器的并行数据通信方法，具体流程如下：

S1在通信开始后，单核处理器根据通信总线类型设置数据线为输出或输入，输出的数据线即为下行数据线，用于进行写操作，输入的数据线即为上行数据线，用于进行读操作；

S2第一个周期开始时，设置下行时钟线为低电平，设置除下行时钟线之外的其余下行数据线为高电平或低电平，下行数据线为高电平的输出逻辑1，下行数据线为低电平的输出逻辑0，单核处理器对从设备进行读操作或写操作；

S3半个周期结束时，设置下行时钟线为高电平，判断下行是否结束，若未结束，则返回S2继续下发数据；若下行结束，进行下一步；

S4第一个周期结束，第二个周期开始，设置下行时钟线为低电平，根据通信类型设置数据线为输出或输入；对于设置为输出状态的下行数据线，则单核处理器对从设备进行写操作，单核处理器根据需输出的数据高低状态，切换数据线的电平状态为高电平或低电平；

S5半个周期结束时，设置下行时钟线为高，对于S4中设置为输入状态的上行数据线，单核处理器对相连的从设备进行读操作，判断其电平状态，若判定输入为高，则读取逻辑1；若判断输入为低，则读取逻辑0；

S6第二个周期结束时，判断上行和下行是否结束，若未结束，则返回S4继续进行数据传输；若已结束，则通信结束。

因此，本发明采用上述步骤的一种用于单核处理器的并行数据通信架构及方法，单核处理器同时下发命令到多个从设备，从设备同时返回数据到处理器，处理器在时钟的一个周期内就能同时完成写所有从设备，或接收到所有从设备的数据，极大的提高了单核处理器与多个从设备的并行通信能力，无需单独的使能信号，数据通信速率约单个从设备的k倍，且能实现多个从设备间的通信。其读写时序与传统读写时序对比，采用同样的时钟数量可以实现对所有从设备的读写操作。本发明可为单核处理器(包括但不限于单片机、MCU和DSP等)实现并行数据通信提供参考。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

图1为本发明一种用于单核处理器的并行数据通信架构图；

图2为本发明的并行读写与传统读写的时序对比图；

图3为本发明的单核处理器实现并行数据通信的工作流程图；

图4为本发明实施例1的用于I2C通信总线的并行数据通信架构图；

图5为本发明实施例2的用于SPI通信总线的并行数据通信架构。

具体实施方式

以下通过附图和实施例对本发明的技术方案作进一步说明。

实施例1

一种用于单核处理器的并行数据通信架构，如图1所示，单核处理器与k个从设备通过若干上行数据线和若干下行数据线相连接，其中上行数据线有n×k个，每个从设备分别通过上行数据线1、上行数据线一种用于单核处理器的并行数据通信架构，单核处理器与k个从设备通过若干上行数据线和若干下行数据线相连接，其中上行数据线有n×k个，每个从设备分别通过上行数据线1、上行数据线2、……、上行数据线n与单核处理器相连接。下行数据线有m个，下行数据线1、下行数据线2、……、下行数据线m均与k个从设备相连接，从设备1、从设备2、……、从设备k之间为并联状态，下行数据线中的一个为下行时钟线。

I2C通信总线的并行数据通信架构如图4所示，其中SCL为处理器下发的时钟信号，SDA1、SDA2和SDAk分别为k个设备的数据线，在一个SCL的时钟周期，单核处理器同时控制SDA1、SDA2和SDAk输出控制信号和地址信号，并在随后的每个时钟周期，根据SDA1、SDA2和SDAk读出每个从设备的输出数据(数据可以相同，亦可不同)，或者根据SDA1、SDA2和SDAk为每个从设备写入数据(数据可以相同，亦可不同)。

基于以上通信架构，采用如图3所示的一种用于单核处理器的并行数据通信方法进行数据传输，具体流程如下：

S1在通信开始后，单核处理器根据通信总线类型设置数据线为输出或输入，输出的数据线即为下行数据线，用于进行写操作，输入的数据线即为上行数据线，用于进行读操作；

S2第一个周期开始时，设置下行时钟线为低电平，设置其余下行数据线为高电平或低电平，下行数据线为高电平的输出逻辑1，下行数据线为低电平的输出逻辑0，单核处理器对从设备进行读操作或写操作；

S3半个周期结束时，设置下行时钟线为高电平，判断下行是否结束，若未结束，则返回S2继续下发数据；若下行结束，进行下一步；

S4第一个周期结束，第二个周期开始，设置下行时钟线为低电平，根据通信类型设置数据线为输出或输入；对于设置为输出状态的下行数据线，则单核处理器对从设备进行写操作，单核处理器根据需输出的数据高低状态，切换数据线的电平状态为高电平或低电平；

S5半个周期结束时，设置下行时钟线为高，对于S4中设置为输入状态的上行数据线，单核处理器对相连的从设备进行读操作，判断其电平状态，若判定输入为高，则读取逻辑1；若判断输入为低，则读取逻辑0；

S6第二个周期结束时，判断上行和下行是否结束，若未结束，则返回S4继续进行数据传输；若已结束，则通信结束。

实施例2

SPI通信总线的并行数据通信架构如图5所示，其中CS为处理器下发的片选信号、SCLK为处理器下发的时钟信号、SDI为处理器下发的数据输出信号，SDO1、SDO2和SDOk分别为连接k个从设备的上行数据线，在一个SCLK的时钟周期，单核处理器同时控制CS、SCLK和SDI，实现并行控制从设备1、从设备2、…、从设备k的功能。其中，单核处理器通过SDI下发地址，并在随后的每个时钟周期，根据SDO1、SDO2，…，SDOk读出每个从设备的输出数据，或者根据SDO1为每个从设备写入相同的数据。

由上述提出的单核处理器实现多个从设备的并行且同步数据通信方案描述和SPI及I2C举例说明可知，本发明提出的适用于单核处理器的并行数据通信方法能够在不降低时钟频率的基础上实现并行且同步的数据通信。如图2所示，其读写时序与传统读写时序对比，采用同样的时钟数量可以实现对所有从设备的读写操作。

最后应说明的是：以上实施例仅用以说明本发明的技术方案而非对其进行限制，尽管参照较佳实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对本发明的技术方案进行修改或者等同替换，而这些修改或者等同替换亦不能使修改后的技术方案脱离本发明技术方案的精神和范围。

Claims (2)

1.一种用于单核处理器的并行数据通信架构，其特征在于：单核处理器与k个从设备通过若干上行数据线和若干下行数据线相连接，其中上行数据线有n×k个，每个从设备分别通过上行数据线1、上行数据线2、……、上行数据线n与单核处理器相连接；下行数据线有m个，下行数据线1、下行数据线2、……、下行数据线m均与k个从设备相连接，从设备1、从设备2、……、从设备k之间为并联状态，下行数据线中的一个为下行时钟线。

2.一种用于单核处理器的并行数据通信方法，其特征在于：以两个周期为一个循环，具体流程如下：

S1在通信开始后，单核处理器根据通信总线类型设置数据线为输出或输入，输出的数据线为下行数据线，用于进行写操作，输入的数据线为上行数据线，用于进行读操作；

S2第一个周期开始时，设置下行时钟线为低电平，设置下行数据线为高电平或低电平，下行数据线为高电平的输出逻辑1，下行数据线为低电平的输出逻辑0，单核处理器对从设备进行读操作或写操作；

S3半个周期结束时，设置下行时钟线为高电平，判断下行是否结束，若未结束，则返回S2继续下发数据；若下行结束，进行下一步；

S4第一个周期结束，第二个周期开始，设置下行时钟线为低电平，根据通信类型设置数据线为输出或输入；对于设置为输出状态的下行数据线，则单核处理器对从设备进行写操作，单核处理器根据需输出的数据高低状态，切换数据线的电平状态为高电平或低电平；

S5半个周期结束时，设置下行时钟线为高，对于S4中设置为输入状态的上行数据线，单核处理器对相连的从设备进行读操作，判断其电平状态，若判定输入为高，则读取逻辑1；若判断输入为低，则读取逻辑0；

S6第二个周期结束时，判断上行和下行是否结束，若未结束，则返回S4继续进行数据传输；若已结束，则通信结束。