CN118227544A - 一种异构总线并行协同的电路系统及通信方法 - Google Patents
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Abstract
本发明公开了一种异构总线并行协同的电路系统及通信方法，所述系统，包括：1个处理器，N个芯片、N个电阻R、N个二极管D；处理器仅通过配置GPIO的工作模式就能实现SPI和I2C并行协同工作，可在SPI和I2C总线同时存在和具有共用引脚的情况下，实现异构总线并行协同工作。本发明的方法不仅能实现同类总线并行通信，提升数据速率，且能够抑制电路中的共模干扰，提升传感精度，还能够解决异构总线只能独立工作的问题，实现异构总线协同工作，节省处理器的引脚，从而极大的降低系统成本、功耗，同时提高系统的数据速率，且降低系统共模干扰。
Description
技术领域
本发明属于异构总线技术领域，具体涉及一种异构总线并行协同的电路系统及通信方法。
背景技术
众所周知，为节省芯片面积和成本，大多数芯片的同一个引脚会支持多种功能，特别是多芯片组件(Multi-Chip Module，MCM)，其引脚复用更为明显，然而这些引脚仅能采用时分复用的方式工作，且单一应用场景仅能选择某一种功能，进一步限制了多芯片、多种功能协同工作的能力。同时，在高精度数据采集领域，多传感器集成已成为极其普遍现象，采用多传感器并行和差分工作也已成为消除共模干扰提升传感性能的必要手段。进一步地，多引脚组成的总线、异构总线等导致芯片难以在各种应用场景协同工作。
现有方法提供不同类型(异构)总线并行协同工作的方法，单独使用芯片总线，即处理器通过单独的总线引脚和其它芯片通信，或者同一种总线上挂载多个从芯片(从设备)，多个设备仅能分时工作，存在引脚利用率低、电路面积大、成本高的问题，且无法在同一个电路系统中实现异构总线并行协同工作，需要硬件上采用多种模式(多种硬件结构)才能确保异构总线能够协同工作，这提高了设计复杂度，且需要改变电路结构。
因此，急需一种低功耗、低成本的方法解决芯片引脚复用导致无法多芯片并行工作和多功能无法协同工作的问题。
发明内容
为解决上述技术问题，本发明提供了一种异构总线并行协同的电路系统及通信方法，不仅能实现同类总线并行通信，提升数据速率，且能够抑制电路中的共模干扰，提升传感精度，还能够解决异构总线只能独立工作的问题，实现异构总线协同工作，节省处理器的引脚，从而降低系统成本。
本发明采用的技术方案为：一种异构总线并行协同的电路系统，包括：1个处理器，N个芯片、N个电阻R、N个二极管D。
所述处理器通过导线连接芯片1-N，包括(2N+3)个GPIO，用于实现总线协议处理、引脚输入或输出切换、对输出引脚赋值、接收输入引脚的数据。
其中，GPIO表示通用输入输出引脚，根据需求配置为输入或输出模式，用于实现至少两种异构总线的通信，处理器接收芯片数据或处理器发送数据到芯片，实现双向通信功能。
所述芯片1-N根据实际需求设定，可为任意芯片，N表示同一种芯片的数量。所述芯片1-N中均包括CS、SCLK/SCL、SDI/SDA、SDO引脚。
其中，CS表示芯片的片选引脚；SCLK/SCL表示芯片的时钟引脚，且表示具有复用功能；SDI/SDA表示芯片的数据引脚，且表示具有复用功能；SDO表示芯片的数据引脚。
所述N个二极管D1-DN用于选择SDI/SDA的工作方向，实现单向传输功能；所述N个电阻R1-RN实现限流功能。
进一步地，所述电路系统中，引脚GPIO01、GPIO02和GPIO03分别连接N个芯片的CS、SCLK/SCL、SDI/SDA；二极管D1-DN分别处于引脚GPIO03与N个芯片连接的导线上；引脚GPIO11、GPIO21、…GPION1分别对应连接芯片1-N的SDI/SDA，且电阻R1-RN分别处于该连接导线上；引脚GPIO12、GPIO22、…GPION2分别对应连接芯片1-N的SDO。
进一步地，所述电路系统中，CS、SCLK、SDI和SDO组成SPI总线，SCL和SDA组成I2C总线。
其中，SCLK表示SPI总线时钟线，SDI表示SPI总线的输入数据线，SDO表示SPI总线的输出数据线；SCL表示I2C总线的时钟线，SDA表示I2C总线的数据线。
本发明还提供了一种异构总线并行协同的电路通信方法，具体步骤如下：
S1、处理器根据实际需求选择所述电路系统的SPI或I2C总线进行通信，若选择SPI总线则进入步骤S2，反之则进入步骤S3；
S2、设置与芯片CS、SCLK、SDI相连接的GPIO为输出模式，并设置与芯片1-N的SDO相连接的GPIO为输入模式，输出CS为低电平，开始通信，然后通过标准SPI总线协议控制芯片1-N，设置SCLK为时钟信号，在SCLK的下降沿设置SDI的值为1/0，若处理器通过SPI读芯片1-N的数据，则处理器在m个SCLK时钟周期后，在同一个SCLK时钟的单个上升沿同时判断SDO1～SDON为1/0，以此来同时接收芯片1-N的数据，n个SCLK时钟周期后，设置CS为高电平，结束通信；
S3、设置与芯片SCL、SDA相连接的GPIO为输出模式，并在SCL为高电平时，设置SDA为低电平，开始通信，设置SCL为时钟信号，在SCL的下降沿设置SDA的值为1/0，然后采用标准I2C总线协议控制芯片1-N，若处理器通过I2C读芯片1-N的数据，则处理器在k个SCL时钟周期后，设置与芯片SDI相连接的GPIO为输入模式，然后在q个SCL时钟周期后，在同一个SCL时钟的单个上升沿同时判断SDA1-SDAN为1/0，以此来同时接收芯片1-N的数据，p个SCL时钟周期后，设置SDA为高电平，结束通信；
其中，m、n、k、q和p根据SPI和I2C总线的地址位宽和数据位宽的不同设置为不同的值。
S4、基于步骤S2-S3，处理器通过配置GPIO的工作模式实现SPI和I2C并行协同工作，完成所述电路系统的通信。
进一步地，所述步骤S2中，选择SPI总线进行通信时，处理器通过引脚GPIO01、GPIO02和GPIO03分别连接N个芯片的CS、SCLK、SDI，控制芯片1-N同时工作，且芯片1-N按照差分方式布置，芯片1-N的输出数据SDO1-SDON具有差分特性，在处理器中将SDO1～SDON中的差分数据相减。
其中，二极管D1-DN工作在正向导通模式，即处理器设置连接SDI的GPIO为输出模式，当GPIO输出为高电平时二极管导通。
进一步地，所述步骤S3中，选择I2C总线进行通信时，处理器通过引脚GPIO02连接N个芯片的SCL，控制芯片1-N同时工作，然后处理器通过SCL给所有芯片提供时钟，并通过SDA将数据发送到芯片1-N，且芯片1-N通过差分布置，使得芯片输出数据改变符号。
其中，芯片1～N也可以通过SDA1～N将数据发送到处理器，实现处理器与芯片1～N并行通信；二极管D1-DN工作在截止模式，即处理器设置SDI连接的GPIO为输入，二极管不导通。
本发明的有益效果：本发明所述系统，包括：1个处理器，N个芯片、N个电阻R、N个二极管D；处理器仅通过配置GPIO的工作模式就能实现SPI和I2C并行协同工作，可在SPI和I2C总线同时存在和具有共用引脚的情况下，实现异构总线并行协同工作。本发明的方法不仅能实现同类总线并行通信，提升数据速率，且能够抑制电路中的共模干扰，提升传感精度，还能够解决异构总线只能独立工作的问题，实现异构总线协同工作，节省处理器的引脚，从而极大的降低系统成本、功耗，同时提高系统的数据速率，且降低系统共模干扰。
附图说明
图1为本发明的一种异构总线并行协同的电路系统的结构图。
图2为本发明的一种异构总线并行协同的电路通信方法的流程图
图3为本发明实施例中异构总线并行协同的电路系统工作在SPI模式的架构简化图。
图4为本发明实施例中异构总线并行协同的电路系统工作在I2C模式的架构简化图。
具体实施方式
下面结合附图与实施例对本发明做进一步的说明。
如图1所示，本发明的一种异构总线并行协同的电路系统，包括：1个处理器，N个芯片、N个电阻R、N个二极管D。
所述处理器通过导线连接芯片1-N，包括(2N+3)个GPIO，用于实现总线协议处理、引脚输入或输出切换、对输出引脚赋值、接收输入引脚的数据，从而实现异构总线并行协同功能。处理器可以是任意的MCU、DSP、ARM、FPGA或CPU等，
其中，GPIO表示通用输入输出引脚，根据需求配置为输入或输出模式，用于实现至少两种异构总线的通信，处理器接收芯片数据或处理器发送数据到芯片，实现双向通信功能。
所述芯片1-N根据实际需求设定，可为任意芯片(包括处理器)，N表示同一种芯片的数量。所述芯片1-N中均包括CS、SCLK/SCL、SDI/SDA、SDO引脚。
其中，CS表示芯片的片选引脚；SCLK/SCL表示芯片的时钟引脚，且表示具有复用功能；SDI/SDA表示芯片的数据引脚，且表示具有复用功能；SDO表示芯片的数据引脚。
所述N个二极管D1-DN用于选择SDI/SDA的工作方向，实现单向传输功能
所述N个电阻R1-RN实现限流功能，用于避免处理器切换SDI或SDA时可能导致芯片烧毁的问题。
在本实施例中，所述电路系统中，引脚GPIO01、GPIO02和GPIO03分别连接N个芯片的CS、SCLK/SCL、SDI/SDA；二极管D1-DN分别处于引脚GPIO03与N个芯片连接的导线上；引脚GPIO11、GPIO21、…GPION1分别对应连接芯片1-N的SDI/SDA，且电阻R1-RN分别处于该连接导线上；引脚GPIO12、GPIO22、…GPION2分别对应连接芯片1-N的SDO。
在本实施例中，所述电路系统中，CS、SCLK、SDI和SDO组成SPI总线(一种数据总线)，SCL和SDA组成I2C总线(另一种数据总线)。
其中，SCLK表示SPI总线时钟线，SDI表示SPI总线的输入数据线，SDO表示SPI总线的输出数据线；SCL表示I2C总线的时钟线，SDA表示I2C总线的数据线(可分时实现输入或输出数据)。
这种同一个芯片存在两种或多种数据总线的情况被称为芯片具有异构总线。在图1中，芯片1-N被称为从设备，处理器通过SPI或I2C控制多个从设备，这常用于实现多个设备互相通信功能。在物联网领域，为提高传感精度，可以采用多个传感器(从设备)构成阵列，然后将传感器输出数据求和取平均来降低系统干扰；进一步地，也可以采用多个传感器构成差分阵列，然后将某些传感器输出数据取负号后与其它传感器输出数据求和取平均来降低系统共模干扰。然而高性能传感器常集成多种数据总线，且为减小芯片面积和成本，多种数据总线间的引脚存在共用现象，如图1中的芯片1-N就存在SPI和I2C两种总线，且两种总线的引脚具有共用现象。
在本实施例中，如图2所示，为实现上述SPI和I2C并行协同工作，本发明还提供了一种异构总线并行协同的电路通信方法，具体步骤如下：
S1、处理器根据实际需求选择所述电路系统的SPI或I2C总线进行通信，若选择SPI总线则进入步骤S2，反之则进入步骤S3；
S2、设置与芯片CS、SCLK、SDI相连接的GPIO为输出模式，并设置与芯片1-N的SDO相连接的GPIO为输入模式，输出CS为低电平，开始通信，然后通过标准SPI总线协议控制芯片1-N，设置SCLK为时钟信号，在SCLK的下降沿设置SDI的值为1/0，若处理器通过SPI读芯片1-N的数据，则处理器在m个SCLK时钟周期后，在同一个SCLK时钟的单个上升沿同时判断SDO1～SDON为1/0，以此来同时接收芯片1-N的数据，n个SCLK时钟周期后，设置CS为高电平，结束通信；
S3、设置与芯片SCL、SDA相连接的GPIO为输出模式，并在SCL为高电平时，设置SDA为低电平，开始通信，设置SCL为时钟信号，在SCL的下降沿设置SDA的值为1/0，然后采用标准I2C总线协议控制芯片1-N，若处理器通过I2C读芯片1-N的数据，则处理器在k个SCL时钟周期后，设置与芯片SDI相连接的GPIO为输入模式，然后在q个SCL时钟周期后，在同一个SCL时钟的单个上升沿同时判断SDA1-SDAN为1/0，以此来同时接收芯片1-N的数据，p个SCL时钟周期后，设置SDA为高电平，结束通信；
其中，m、n、k、q和p根据SPI和I2C总线的地址位宽和数据位宽的不同设置为不同的值，一般情况都为8。
S4、基于步骤S2-S3，处理器通过配置GPIO的工作模式实现SPI和I2C并行协同工作，完成所述电路系统的通信。
在本实施例中，所述步骤S2中，选择SPI总线进行通信时，电路工作在SPI模式，电路系统架构简化为图3所示，图中实线表示要工作的引脚和信号线，处理器通过引脚GPIO01、GPIO02和GPIO03分别连接N个芯片的CS、SCLK、SDI，控制芯片1-N同时工作，且芯片1-N按照差分方式布置，芯片1-N的输出数据SDO1-SDON具有差分特性，在处理器中将SDO1～SDON中的差分数据相减，可降低系统的共模干扰。图3实现了SPI总线并行工作，可提高系统的数据率，同时可降低差分放置的传感芯片1～N组成的传感阵列的共模干扰。
其中，二极管D1-DN工作在正向导通模式，即处理器设置连接SDI的GPIO为输出模式，当GPIO输出为高电平时二极管导通。
在本实施例中，所述步骤S3中，选择I2C总线进行通信时，电路工作在I2C模式，电路系统架构简化为图4所示，图中实线表示要工作的引脚和信号线，处理器通过引脚GPIO02连接N个芯片的SCL，控制芯片1-N同时工作，然后处理器通过SCL给所有芯片提供时钟，并通过SDA将数据发送到芯片1-N(向芯片写数据)，且芯片1-N通过差分布置(旋转180°)，使得芯片输出数据改变符号，从而可以实现差分功能，抑制电路共模干扰。图3实现了I2C总线并行工作，可提高系统的数据率，同时可降低差分放置的传感芯片1～N组成的传感阵列的共模干扰。
其中，芯片1～N也可以通过SDA1～N将数据发送到处理器(处理器读芯片的数据)，实现处理器与芯片1～N并行通信，提高通信数据率；二极管D1-DN工作在截止模式，即处理器设置SDI连接的GPIO为输入，二极管不导通。
综上，处理器仅通过配置GPIO的工作模式就能实现SPI和I2C并行协同工作，可在SPI和I2C总线同时存在和具有共用引脚的情况下，实现异构总线并行协同工作。本发明的方法不仅能实现同类总线并行通信，提升数据速率，且能够抑制电路中的共模干扰，提升传感精度，还能够解决异构总线只能独立工作的问题，实现异构总线协同工作，节省处理器的引脚，从而极大的降低系统成本、功耗，同时提高系统的数据速率，且降低系统共模干扰。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的实施方法，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (6)
1.一种异构总线并行协同的电路系统，包括：1个处理器，N个芯片、N个电阻R、N个二极管D；
所述处理器通过导线连接芯片1-N，包括(2N+3)个GPIO，用于实现总线协议处理、引脚输入或输出切换、对输出引脚赋值、接收输入引脚的数据；
其中，GPIO表示通用输入输出引脚，根据需求配置为输入或输出模式，用于实现至少两种异构总线的通信，处理器接收芯片数据或处理器发送数据到芯片，实现双向通信功能；
所述芯片1-N根据实际需求设定，可为任意芯片，N表示同一种芯片的数量；所述芯片1-N中均包括CS、SCLK/SCL、SDI/SDA、SDO引脚；
其中，CS表示芯片的片选引脚；SCLK/SCL表示芯片的时钟引脚，且表示具有复用功能；SDI/SDA表示芯片的数据引脚，且表示具有复用功能；SDO表示芯片的数据引脚；
所述N个二极管D1-DN用于选择SDI/SDA的工作方向，实现单向传输功能；所述N个电阻R1-RN实现限流功能。
2.根据权利要求1所述的一种异构总线并行协同的电路系统，其特征在于，所述电路系统中，引脚GPIO01、GPIO02和GPIO03分别连接N个芯片的CS、SCLK/SCL、SDI/SDA；二极管D1-DN分别处于引脚GPIO03与N个芯片连接的导线上；引脚GPIO11、GPIO21、…GPION1分别对应连接芯片1-N的SDI/SDA，且电阻R1-RN分别处于该连接导线上；引脚GPIO12、GPIO22、…GPION2分别对应连接芯片1-N的SDO。
3.根据权利要求1所述的一种异构总线并行协同的电路系统，其特征在于，所述电路系统中，CS、SCLK、SDI和SDO组成SPI总线，SCL和SDA组成I2C总线；
其中，SCLK表示SPI总线时钟线，SDI表示SPI总线的输入数据线，SDO表示SPI总线的输出数据线；SCL表示I2C总线的时钟线，SDA表示I2C总线的数据线。
4.一种异构总线并行协同的电路通信方法，具体步骤如下：
S1、处理器根据实际需求选择所述电路系统的SPI或I2C总线进行通信，若选择SPI总线则进入步骤S2，反之则进入步骤S3；
S2、设置与芯片CS、SCLK、SDI相连接的GPIO为输出模式，并设置与芯片1-N的SDO相连接的GPIO为输入模式，输出CS为低电平，开始通信，然后通过标准SPI总线协议控制芯片1-N，设置SCLK为时钟信号，在SCLK的下降沿设置SDI的值为1/0，若处理器通过SPI读芯片1-N的数据，则处理器在m个SCLK时钟周期后，在同一个SCLK时钟的单个上升沿同时判断SDO1～SDON为1/0，以此来同时接收芯片1-N的数据，n个SCLK时钟周期后，设置CS为高电平，结束通信；
S3、设置与芯片SCL、SDA相连接的GPIO为输出模式，并在SCL为高电平时，设置SDA为低电平，开始通信，设置SCL为时钟信号，在SCL的下降沿设置SDA的值为1/0，然后采用标准I2C总线协议控制芯片1-N，若处理器通过I2C读芯片1-N的数据，则处理器在k个SCL时钟周期后，设置与芯片SDI相连接的GPIO为输入模式，然后在q个SCL时钟周期后，在同一个SCL时钟的单个上升沿同时判断SDA1-SDAN为1/0，以此来同时接收芯片1-N的数据，p个SCL时钟周期后，设置SDA为高电平，结束通信；
其中，m、n、k、q和p根据SPI和I2C总线的地址位宽和数据位宽的不同设置为不同的值；
S4、基于步骤S2-S3，处理器通过配置GPIO的工作模式实现SPI和I2C并行协同工作，完成所述电路系统的通信。
5.根据权利要求4所述的一种异构总线并行协同的电路通信方法，其特征在于，所述步骤S2中，选择SPI总线进行通信时，处理器通过引脚GPIO01、GPIO02和GPIO03分别连接N个芯片的CS、SCLK、SDI，控制芯片1-N同时工作，且芯片1-N按照差分方式布置，芯片1-N的输出数据SDO1-SDON具有差分特性，在处理器中将SDO1～SDON中的差分数据相减；
其中，二极管D1-DN工作在正向导通模式，即处理器设置连接SDI的GPIO为输出模式，当GPIO输出为高电平时二极管导通。
6.根据权利要求4所述的一种异构总线并行协同的电路通信方法，其特征在于，所述步骤S3中，选择I2C总线进行通信时，处理器通过引脚GPIO02连接N个芯片的SCL，控制芯片1-N同时工作，然后处理器通过SCL给所有芯片提供时钟，并通过SDA将数据发送到芯片1-N，且芯片1-N通过差分布置，使得芯片输出数据改变符号；
其中，芯片1～N也可以通过SDA1～N将数据发送到处理器，实现处理器与芯片1～N并行通信；二极管D1-DN工作在截止模式，即处理器设置SDI连接的GPIO为输入，二极管不导通。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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