KR20010048967A - 인터럽트 팬딩 레지스터를 구비하는 디지털 신호처리기 - Google Patents
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Abstract
인터럽트 팬딩 레지스터를 구비하는 디지털 신호처리기가 개시된다. 상기 디지털 신호처리기는, 동시에 다수개의 인터럽트 신호가 입력될 때 대응되는 인터럽트 신호에 응답하여 대응되는 인터럽트 루틴을 순차적으로 수행하는 디지털 신호처리 코아, 및 대응되는 인터럽트 신호에 응답하여 셋트되고 상기 디지털 신호처리기에서 대응되는 인터럽트 루틴이 수행된 후 순차적으로 리셋되는 복수개의 인터럽트 팬딩 레지스터들을 구비하는 것을 특징으로 한다.
Description
본 발명은 디지털 신호 처리기에 관한 것으로, 특히 디지털 신호 처리기의 인터럽트 제어에 관한 것이다.
일반적인 디지털 신호 처리기(Digital signal processor, DSP)에서는 다수개의 인터럽트 신호들이 동시에 여러개 입력되는 경우에는 그 우선순위에 따라 인터럽트가 차례로 수행된다. 그런데 종래의 디지털 신호 처리기에는 인터럽트 팬딩(Pending) 기능이 없으므로, 우선순위가 높은 인터럽트 루틴(Routine) 수행이 완료될 때 까지 우선순위가 낮은 인터럽트 신호를 "하이" 레벨 또는 "로우" 레벨로 만들어 주어야 한다. 따라서 종래의 디지털 신호 처리기에서는 이러한 기능을 수행하기 위한 별도의 논리회로들이 필요하다.
도 1은 종래의 디지털 신호 처리기에서 인터럽트 신호를 발생하는 방법을 나타내는 블록도이고, 도 2는 도 1에 도시된 각 신호의 타이밍도이다.
도 1을 참조하면, 종래의 디지털 신호 처리기는, 디지털 신호처리 코아(11)와 인터럽트 신호 변경회로(13)를 구비한다.
상기 인터럽트 신호 변경회로(13)는 외부에서 복수개의 인터럽트 신호(INT0,INT1,INT2)가 동시에 입력되면 각각에 대응되는 내부 인터럽트 신호(GINT0,GINT1,GINT2)를 발생한다. 여기에서 인터럽트 우선순위는 INT0가 가장 높고 다음에 INT1, INT2의 순서라고 가정할 경우, 도 2에 도시된 바와 같이 상기 인터럽트 신호 변경회로(13)에서 INT0,INT1,INT2에 각각 응답하여 논리"하이" 값을 갖는 GINT0,GINT1,GINT2가 동시에 발생된다. 이에 따라 상기 GINT0에 응답하여 상기 디지털 신호처리 코아(11)에서 먼저 첫번째 인터럽트 루틴(Routine)이 수행된다.
첫번째 인터럽트 루틴(Routine)의 수행이 완료된 후 상기 디지털 신호처리 코아(11)에서 발생되는 제어신호(C0)에 응답하여 상기 GINT0가 논리"로우"가 된다. 그러면 다음에 상기 GINT1에 응답하여 상기 디지털 신호처리 코아(11)에서 두번째 인터럽트 루틴이 수행되고 두번째 인터럽트 루틴의 수행이 완료된 후 상기 디지털 신호처리 코아(11)에서 발생되는 제어신호(C1)에 응답하여 상기 GINT1이 논리"로우"가 된다. 이와 마찬가지로 다음에 상기 GINT2에 응답하여 상기 디지털 신호처리 코아(11)에서 세번째 인터럽트 루틴이 수행된다. 이후 세번째 인터럽트 루틴의 수행이 완료된 후 상기 디지털 신호처리 코아(11)에서 발생되는 제어신호(C2)에 응답하여 상기 GINT2가 논리"로우"가 된다.
따라서 상술한 종래의 디지털 신호 처리기에서는 상기 내부 인터럽트 신호(GINT0,GINT1,GINT2)를 발생시키기 위해 상기 인터럽트 신호 변경회로(13)가 별도로 필요하다. 따라서 하드웨어가 커지는 단점이 있으며 반도체 집적회로로 구현시 칩 면적이 커지는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 인터럽트 신호 변경회로없이 간단히 인터럽트를 제어할 수 있는 디지털 신호 처리기를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 디지털 신호 처리기에서 인터럽트 신호를 발생하는 방법을 나타내는 블록도이다.
도 2는 도 1에 도시된 각 신호의 타이밍도이다.
도 3은 본 발명에 따른 디지털 신호 처리기의 블록도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 디지털 신호 처리기는, 동시에 다수개의 인터럽트 신호가 입력될 때 대응되는 인터럽트 신호에 응답하여 대응되는 인터럽트 루틴을 순차적으로 수행하는 디지털 신호처리 코아; 및 대응되는 인터럽트 신호에 응답하여 셋트되고 상기 디지털 신호처리 코아에서 대응되는 인터럽트 루틴이 수행된 후 순차적으로 리셋되는 복수개의 인터럽트 팬딩 레지스터들을 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 디지털 신호 처리기의 블록도이다.
도 3을 참조하면, 본 발명에 따른 디지털 신호 처리기는 디지털 신호처리 코아(31) 및 복수개의 인터럽트 팬딩 레지스터들(330 내지 332)을 구비한다.
상기 디지털 신호처리 코아(31)는 동시에 다수개의 인터럽트 신호(INT0,INT1,INT2)가 입력될 때 대응되는 인터럽트 신호에 응답하여 대응되는 인터럽트 루틴을 순차적으로 수행한다. 또한 상기 복수개의 인터럽트 팬딩 레지스터들(330 내지 332)은 대응되는 인터럽트 신호에 응답하여 셋트(Set)되고 상기 디지털 신호처리 코아(31)에서 대응되는 인터럽트 루틴이 수행된 후 순차적으로 리셋(Reset)된다.
좀더 설명하면, 외부에서 입력되는 상기 다수개의 인터럽트 신호(INT0,INT1,INT2)는 종래기술과 달리 상기 디지털 신호처리 코아(31)에 직접 동시에 입력되고 이때 상기 인터럽트 신호(INT0,INT1,INT2)에 응답하여 상기 인터럽트 팬딩 레지스터들(330 내지 332)은 동시에 셋트된다.
먼저 상기 INT0에 응답하여 상기 디지털 신호처리 코아(31)에서 첫번째 인터럽트 루틴이 수행된다. 첫번째 인터럽트 루틴의 수행이 완료된 후 상기 디지털 신호처리 코아(31)에서 발생되는 제어신호(C0)에 응답하여 상기 인터럽트 팬딩 레지스터(330)가 리셋된다.
이때 상기 인터럽트 팬딩 레지스터(331)는 셋트되어 있는 상태이므로 상기 INT1에 응답하여 상기 디지털 신호처리 코아(31)에서 두번째 인터럽트 루틴이 수행된다. 두번째 인터럽트 루틴의 수행이 완료된 후 상기 디지털 신호처리 코아(31)에서 발생되는 제어신호(C1)에 응답하여 상기 인터럽트 팬딩 레지스터(331)가 리셋된다.
마찬가지로 이때 상기 인터럽트 팬딩 레지스터(332)는 셋트되어 있는 상태이므로 상기 INT2에 응답하여 상기 디지털 신호처리 코아(31)에서 세번째 인터럽트 루틴이 수행된다. 세번째 인터럽트 루틴의 수행이 완료된 후 상기 디지털 신호처리 코아(31)에서 발생되는 제어신호(C2)에 응답하여 상기 인터럽트 팬딩 레지스터(332)가 리셋된다.
상술한 바와 같이 본 발명에 따른 디지털 신호 처리기에서는, 상기 인터럽트 팬딩 레지스터들(330 내지 332)에 의해 간단히 인터럽트가 제어될 수 있다. 따라서 종래기술에서의 인터럽트 신호 변경회로가 필요없으므로 하드웨어가 감소되는 장점이 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.32)에 의해 간단히 인터럽트가 제어될 수 있다. 따라서 종래기술에서의 인터럽트 신호 변경회로가 별도로 필요없으며 이에 따라 하드웨어가 감소되는 장점이 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 디지털 신호 처리기는 종래기술에서의 인터럽트 신호 변경회로가 필요없으므로 하드웨어가 감소되는 장점이 있다.
Claims (1)
- 동시에 다수개의 인터럽트 신호가 입력될 때 대응되는 인터럽트 신호에 응답하여 대응되는 인터럽트 루틴을 순차적으로 수행하는 디지털 신호처리 코아; 및대응되는 인터럽트 신호에 응답하여 셋트되고 상기 디지털 신호처리 코아에서 대응되는 인터럽트 루틴이 수행된 후 순차적으로 리셋되는 복수개의 인터럽트 팬딩 레지스터들을 구비하는 것을 특징으로 하는 디지털 신호처리기.
Priority Applications (1)
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|---|---|---|---|
| KR1019990053861A KR20010048967A (ko) | 1999-11-30 | 1999-11-30 | 인터럽트 팬딩 레지스터를 구비하는 디지털 신호처리기 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010048967A true KR20010048967A (ko) | 2001-06-15 |
Family
ID=19622710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990053861A KR20010048967A (ko) | 1999-11-30 | 1999-11-30 | 인터럽트 팬딩 레지스터를 구비하는 디지털 신호처리기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010048967A (ko) |
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1999
- 1999-11-30 KR KR1019990053861A patent/KR20010048967A/ko not_active Application Discontinuation
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