JPH01173237A - Ｒａｍアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＲＡＭから読出されたデータと外部からのデータとを演
算し、演算結果に応じたデータでもってＲＡＭ中の同一
番地のデータを書き直すＲＡＭアクセス方式の改良に関
し、 この種のＲＡＭアクセス方式において、より高速化を実
現することを目的とし、 ＲＡＭに対するアドレス情報を保持するアドレス・レジ
スタ及びＲＡＭの出力データを保持するデータ・レジス
タをそれぞれ複数個設け、ＲＡＭの中の複数のデータに
対する書直し処理を時間的に重複させて実行できるよう
にしたことを構成要件としている。

〔産業上の利用分野〕

本発明は、ＲＡＭから続出されたデータと外部からのデ
ータとを演算し、演算結果に応じたデータでもってＲＡ
Ｍ中の同一番地のデータを書き直すＲＡＭアクセス方式
の改良に関するものである。

画像処理分野におけるデータ処理の高速化技術は日進月
歩である。その中で、保存しであるデータと新らたに得
られたデータとを比較し、その結果により元のデータを
書き直すと言う処理は多く用いられている。本発明は、
この処理を高速化する上で有効である。

〔従来の技術〕 第４図は従来のＲＡＭアクセス方式を示す図である。同
図において、２１はカウンタ、２２はデータ発生部、２
３はＲＡＭ、２４はＲＯＭ、２５は比較器をそれぞれ示
している。

カウンタ２１の出力はＲＡＭ２３とデータ発生部２２に
入力され、力うンタ２１の値によって定まるＡＭ２３の
アドレスＡ、からデータが読出され、同様にデータ発生
部２２からカウンタ２１の値によって定まるデータが出
力される。ＲＡＭ２３から出力されたデータは比較器２
５に入力され、データ発生部２２から出力されたデータ
も比較部２５に入力される。比較器２５は、ＲＡＭ２３
からのデータとデータ発生部２２からのデータとを比較
し、比較結果を出力する。ＲＡＭ２３の出力はＲＯＭ２
４にアドレスとして入力され、比較器２５の出力もＲＯ
Ｍ２４にアドレスとして入力される。ＲＡＭ２３からの
出力とＲＯＭ２５からの出力とを併せたものをアドレス
として、ＲＯＭ２４からデータが読出される。ＲＯＭ２
４から読出されたデータはＲＡＭ２３のアドレスＡ、に
書き込まれる。

第５図は第４図の従来例のタイミング例を示す図である
。同図に示すように、従来の技術においては、ＲＡＭ２
３からデータを読出してＲＡＭ２３にデータを書込む処
理を１周期で行っている。

１周期の前半はＲＡＭアクセス・タイムとデータ処理時
間とで構成され、１周期の後半はＲＯＭアクセス・タイ
ムとＲＡＭ書込み時間とで構成されている。

第６図は白レベル・フォロワ回路の例を示す図、第７図
は一次元イメージ・センサによる走査を示す図である。

同図において、３１は白レベル・フォロワ回路、３２は
比較器、４０は画像読取り部、５０はＡ／Ｄコンバータ
、６０は一次元イメージ・セ′ンサをそれぞれ示してい
る。

画像読取り部４０は第４図のデータ発生部２２に相当し
、比較器３２は第４図の比較器２５に相当し、白レベル
・フォロワ回路３１は第４図のカウンタ２１．ＲＡＭ２
３．ＲＯＭ２４に相当する。

また、画像読取り部４０は第７図に示すような一次元イ
メージ・センサ６０を有している。

−次元イメージ・センサを用いた画像処理装置では、入
力画像データをディジクル化するためのスライス・レベ
ルを生成するため、１ライン分の基準画像データ波形を
ＲＡＭに格納する。副走査方向へのデータ読取りの際、
時間的変化があるために光源の光量変化等によって基準
画像データ波形が変化するが、常に正しいスライス・レ
ベルが得られるようにＲＡＭへのデータ波形の書直しを
行う。この場合、黒部（文字部）への追従を行ってはな
らいない。よって、変化量を比較しながら追従を行う。

〔発明が解決しようとする問題点〕

前述のように、従来は新たなデータとＲＡＭに保存され
ていたデータとを比較し、その結果とＲＡＭデータを用
いてＲＡＭデータを書き直すと言う処理を１周期で行っ
ていた。１周期とは、ＲＡＭアドレスが一定である時間
である。このような従来方式であると、高速化を実現す
る際、１周期の時間が短くなると、データ処理に用いる
ことが出来る時間が必要時間より短くなり、実行不可能
になる。

本発明は、この点に鑑シて創作されたものであって、新
たなデータとＲＡＭに保存されていたデータとを比較し
比較結果及びＲＡＭデータを用いてＲＡＭデータの書直
しを行うＲＡＭアクセス方弐において、より高速化を実
現できるようにすることを目的としている。

〔問題点を解決するだめの手段］ 第１図は本発明の原理図である。アドレス・カンラフ１
００はアドレス情報を生成すのものである。アドレス・
レジスタ群１１０ば、複数のアドレス・レジスタ１１１
，１１２．　川を有すると共に、選択されたアドレス・
レジスタにアドレス・カウンタ１００の出ノｊしたアド
レス情報を取り込む。ＲＡＭ１２０のアドレス端子には
選択されたアドレス・レジスタのアドレス情報が印加さ
れる。

データ・レジスタ群１３０は複数のデータ・レジスタ１
３１，１３２．・・・を有しており、選択されたデータ
・レジスタにＲＡＭ　１２０の出力データがセットされ
る。入力レジスタ１４０には、ＲＡＭ１２０の出力デー
タがセットされる。データ処理回路１５０には、入力レ
ジスタ１４０のデータと外部データとが入力される。結
果レジスタ１６０には、データ処理回路１５０の処理結
果がセットされる。ＲＯＭ１７０のアドレス端子には、
選択されたデータ・レジスタのデータ及び結果レジスタ
１６０のデータが印加される。ＲＯＭ１７０からの出力
データは、バス１８０を介してＲＡＭ１２０のデータ端
子に送られる。タイミング＆制御信号発生手段１９０は
、各部を制御するタイミング信号や制御信号を生成する
。

〔作用〕

成る周期において、アドレス・カウンタ１００が′１゛
であるとすると、次の周期ではアドレス・カウンタ１０
０の値は′２′になる。例えば、第１周期においてアド
レス・レジスタ１１１にセットされているアドレス情報
Ａ、によってＲＡＭ１２０に対する読出し動作が行われ
、出力データＤ、がデータ・レジスタ１３１及び入力レ
ジスタ１４０にセントされる。演算回路１５０には出力
データＤ１および外部データｄ、が入力され、所定の演
算が行われる。演算処理回路１５０から出力される結果
データＲ１は結果レジスタ１６０にセットされる。結果
レジスタ１６０の結果データＲ１とデータ・レジスタ１
３１の出力データＤ１はＲＯＭ１７０のアドレス端子に
入力され、ＲＯＭ１７０に対する読出し動作が行われる
。ＲＯＭ１７０からの出力データＤＩ　’　はハス１８
０を介してＲＡＭ１２０のデータ端子に印加される。こ
の時点でも、アドレス・レジスタ１１１はアドレス情報
Ａ１を保持しており、アドレス情報Ａ、がＲＡＭ１２０
のアドレス端子に印加され、ＲＡＭ１２０のＡ１番地に
データＤ１′が書き込まれる。

第２周期においてはアドレス・レジスタ１１２にセット
されているアドレス情報Ａ２によってＲＡＭ１２０が読
出され、その後は同様な動作が行われる。

（実施例〕 第２図は本発明の１実施例のブロック図である。

−９＝ 同図において、■ないし６ばフリップ・フロップ、７は
カウンタ、８はデータ発生回路、９はＲＡＭ。

１０はＲＯＭ、１１はデータ処理回路、１２はタイミン
グ＆制御信号発生部をそれぞれ示している。

カウンタ７は＊Ｂｉｔ信号が立下がる毎にその計数値が
＋１される。カンラフ７の値が１．３．５゜・・・の場
合にはカウンタ１の値はフリップ・フロップ１にセット
され、カウンタ１の値が０．２．４の場合にはカウンタ
１の値はフリップ・フロップ２にセットされる。カウン
タ１の値はデータ発生回路８にも入ノｊされ、対応した
データがデータ発生回路８から出力される。フリップ・
フロップ１の値及びフリップ・フロップ２の値は、交互
にＲＡＭ９のアドレス端子に入力される。ＲＡＭ９の奇
数アドレスから読出されたデータはフリシブ・フロップ
３と５に書き込まれ、ＲＡＭ９の偶数アドレスから続出
されたデータはフリシブ・フリシブ４と５に書き込まれ
る。データ処理回路１１は、フリップ・フロップ５のデ
ータとデータ発生回路８からのデータとを演算し、演算
結果をフリップ嘉１０ ・フロップ６にセットする。ＲＯＭ９のアドレス端子に
は、フリップ・フロップ３のデータとフリップ・フロッ
プ６のデータを併合したもの、又はフリップ・フロップ
４のデータとクリップ・フロップ６のデータとを（］合
したものが入力される。

フリップ・クリップ３のデータとクリップ・フロンプロ
のデータを併合したアドレスに従ってＲＯＭｌ０から読
出されたデータは、クリップ・フロップ１の値で指定さ
れるＲＡＭ９のアドレスに書込まれる。”また、フリッ
プ・フロップ４のデータとフリップ・フ１コツプ６のデ
ータを併合したアドレスに従ってＲＯＭｌ０から読出さ
れたデータは、フリップ・クリップ２の値で指定される
ＲＡＭ９のアドレスに書込まれる。

第３図は第２図の実施例のタイミング例を示す図である
。カウンタ７の値は＊Ｂｉｔ信号の立下がりで更新され
る。信号ＦＦＩの立上がりでカンラフ１のデータ（例え
ば１番地）がフリップ・クリップ１にセットされる。図
示の例では、信号ＦＦＩは１周期目の始め（Ｘ地点）で
立ち上がっている。Ｘ地点てはクリップ・フロップ１の
出力イネーブル信号＊ＦＦ１０Ｅはイネーブルを示して
いるので、フリップ・フロップ１の１＠地がＲＡＭ９に
入力され、ＲＡＭ９に対する読出し動作が行われる。１
周期目の前半においてはＲＡＭ９の出力イネーブル信号
＊ＲＡＭ０Ｅはイネーブルを示しているので、ＲＡＭ９
の１番地のデータＤ、が出力される。Ｙ地点において信
号ＦＦ３及び信号ＦＦ５が立ち上がるので、１番地のデ
ータＤ１がクリップ・フロップ３およびフリップ・フロ
ップ５にセットされる。フリップ・フロップ５の出力は
常にイネーブル状態にされているので、１番地のデータ
Ｄ１とデータ発生回路８からのデータｄ１とがデータ処
理回路１１に人力される。データ処理回路１１は、充分
な時間をもってデータＤ１とデータｄ１との演算を行い
、演算結果Ｒ１を出力する。Ｘ地点（２周期目の前半に
存在する）において信号ＦＦ６が立ち上がるので、演算
結果Ｒ１しよフリップ・フロップ６にセントされる。２
周期目においてはフリップ・フロップ３の出力イネーブ
ル信号ＦＦ３０１Ｅはイネーブル状態にあり且つクリッ
プ・フロップ６は常に出力イープル状態にあるので、デ
ータＤ１と演算結果Ｒ１とがＲＯＭｌ０のアドレス端子
に人力され、ＲＯＭｌ０に対する読出し動作が行われる
。２周期目の後半においてはＲＯＭｌ０の出力イープル
信号ＲＯＭＯＲはイネーブル状態であり且つフリップ・
クリップ１の出力イープル信号ＦＦｌ０Ｅもイネーブル
状態であるので、ＲＯＭｌ０からの読出データＤ　Ｉ　
’はＲＡＭ９のデータ端子に入力されると共にフリップ
・フロップ１のデータ（１番地）がＲＡＭ９のアドレス
端子に入力されて、ＲＡＭ９に対する書込み動作が行わ
れる。

２周期の始めにおいては、２番地がフリップ・フロップ
２にセントされ、以下、同様な動作が行われる。なお、
上述の実施例ではカンうタフの出力を保持するフリップ
・フロップ及びＲＡＭの出力データを保持するフリップ
・クリップはそれぞれ２個となっているが、これらを３
個以上とし、データ処理回路をパイプライン方式のもの
とすることも可能である。

”−１２−− 〔発明の効果］ 以上の説明から明らかなように、本発明によれば、ＲＡ
Ｍの成るアドレスに対するデータの書き直しを複数周期
かけて行っているが、ＲＡＭの複数のアドレスに対する
データの書直し処理を互いに時間的に重複して行うこと
が出来るので、ＲＡＭの読出データと外部データとの演
算を充分に時間をかけて行うことが出来、しかもＲＡＭ
データの書直しを効率よく行うことが出来る。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の１実施例の
ブロック図、第３図は第２図の実施例のタイミング例を
示す図、第４回は従来のＲＡＭアクセス方式を示す図、
第５図は第４図の従来例のタイミング例を示す図、第６
図は白レベル・フォロワ回路の例を示す図、第７図は一
次元イメージ・センサの走査を示す図である。 １ないし６・・・クリップ・フロップ、７・・・カウン
タ、８・・・データ発生回路、９・・・ＲＡＭ、１０・
・・Ｒ０Ｍ、１１・・・データ処理回路。

Claims (1)

1. 【特許請求の範囲】 アドレス・カウンタ（１００）と、 複数のアドレス・レジスタ（１１１、１１２、…）を有
   すると共に、選択されたアドレス・レジスタにアドレス
   ・カウンタ（１００）の出力したアドレス情報を取込む
   アドレス・レジスタ群（１１０）と、アドレス・レジス
   タ群（１１０）の中の選択されたアドレス・レジスタの
   アドレス情報がアドレス端子に入力されるＲＡＭ（１２
   ０）と、 複数のデータ・レジスタ（１３１、１３２、…）を有す
   ると共に、選択されたデータ・レジスタにＲＡＭ（１２
   ０）の出力したデータを取込むデータ・レジスタ群（１
   ３０）と、ＲＡＭ（１２０）の出力したデータがセット
   される入力レジスタ（１４０）と、 入力レジスタ（１４０）のデータと外部データが入力さ
   れるデータ処理回路（１５０）と、 データ処理回路（１５０）から出力される結果データが
   セットされる結果レジスタ（１６０）と、データ・レジ
   スタ群（１３０）の中の選択されたデータ・レジスタの
   データと結果レジスタ（１６０）のデータがアドレス端
   子に入力されるＲＯＭ（１７０）と、 ＲＯＭ（１７０）からの出力データをＲＡＭ（１２０）
   のデータ端子に入力するためのバス（１８０）と、各部
   に与えるタイミング信号及び制御信号を生成するタイミ
   ング＆制御信号発生手段（１９０）とを具備することを
   特徴とするＲＡＭアクセス方式。