JPH03246726A - アドレス生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は命令のアドレス情報の解読およびメモリ装置に
読み込み書き込みを行うマイクロコンピュータのアドレ
ス生成装置に関するものである。

従来の技術 以下に従来のアドレス生成装置について説明する。

従来技術のマイクロプロセッサ、マイクロコンピュータ
のアドレス情報は、命令中にはとんと解読された状態で
存在しており非常に簡単なため、単純な演算部と演算部
で得られたデータ記憶する１つの一時記憶装置を有し、
アドレス情報の解読を行い、演算部での演算結果を一時
記憶装置に記憶させ、バスに出力させることか可能であ
るが、解読動作とバスへの出力は同時に行えなかった。

発明か解決しようとする課題 しかしながら、上記の従来の構成では、従来の簡単なア
ドレス情報を有する命令しか解読できす、近年の複雑な
アドレス情報を有する命令の解読かできす、アドレス情
報の解読動作と演算部での演算結果のバスへの出力は同
時に行えなえなかったという問題点を有していた。

本発明は上記従来の問題点を解決するもので複雑なアド
レス情報を高速に解読が行え、演算部での演算結果のバ
スへの出力か同時に行えるアドレス生成装置を提供する
ことを目的とする。

課題を解決するための手段 この課題を達成するために本発明のアドレス生成装置は
、第１の方法として、アドレス情報を解読を制御する装
置と、演算器と、演算器の出力に対して並列に一対の一
時記憶装置と、選択器と、フラグとで、第２の方法とし
て、アドレス情報を解読を制御する装置と、バスのデー
タを入力として選択できる演算器と、演算器に直列に配
置された２つの一時記憶装置から構成されている。

作用 この構成によって、複雑な命令のアドレス情報を解読が
行え、解読動作と解読した演算結果をバスへの出力が同
時に行うことができる。

実施例 以下に本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の第１の実施例におけるアドレス生成
装置の構成を示すものである。

第１図において、２はメモリ装置、３はバス、４．５は
入力部、６は演算部、１０．１１は演算部６の結果を記
憶する一時記憶装置、１２は一時記憶装置１０．１１の
出力の選択器、１３は一時記憶装置１０．１１、選択器
１２の制御部、１４は制御部１２により値が制御され一
時記憶装置１０１１、選択器１２に接続されたフラグで
ある。

制御部１３は、フラグ１４の内容を制御部１３の制、両
信号が一時記憶装置１０のみに有効であるように１をセ
ットする。

入力部４．５から命令のアドレス情報が演算部６に入力
され上記アドレス情報の解読と演算を行つ。

制御部１３から一時記憶装置１０．１１に、演算器６の
上記演算結果を記憶するという同一の制御信号か転送さ
れ、一時記憶装置１０．１１はフラグ１４の値に基づき
、上記演算結果は一時記憶装置１０に記憶される。制御
部１３から、ノ（ス３に上記演算部結果を出力するとい
う制御信号が選択器１２に転送され、選択器１２はフラ
グ１４の値に基づき、一時記憶装置１０の値を出力する
。

これによりメモリ装置２への読み書きが行える。

制御部１３は、バス３に一時記憶装置１０の値が出力さ
れれば、フラグ１４の内容を反転させ０をセットし、フ
ラグ１４の内容を制御部１３の制御信号か一時記憶装置
１１のみに有効であるように制御する。

入力部４．５から命令のアドレス情報が演算部６に入力
され上記アドレス情報の解読と演算を、バス３に一時記
憶装置１０の値が出力されている間と同時に行う。

制御部１３から一時記憶装置１０．１１に、演算器６の
演算結果を記憶するという同一の制御信号か転送され、
一時記憶装置１０．１１はフラグ１４の値に基づき、上
記演算結果は一時記憶装置１１に記憶され、制御部１３
から、システムバス３に上記演算結果を出力するという
制御信号が選択器１２に転送され、選択器１２はフラグ
１４の値に基づき、一時記憶装置１１の値を出力する。

これによりメモリ装置２への読み書きが行える。

ンステム３に一時記憶装置１１の値を出力している間は
、新たなアドレス情報を解読することができる。

上記の動作を繰り返すことで上記命令のアドレス情報の
解読と上記演算結果をバス３への出力が同時に行える。

第２図は、本発明の第２の実施例におけるアドレス生成
装置の構成を示すものである。

第２図において、２はメモリ装置、３はバス、４．５は
入力部、６は演算部、７は演算部６の入力を入力部５ま
たはシステムバス３から選択できる選択器、１３は制御
部、２０．２１は制御部１３により制御されることで演
算部６の結果を記憶する一時記憶装置である。

入力部４，５から命令のアドレス情報が入力され、演算
部６へは入力部４と入力部５またはシステムバス３から
のデータが入力され上記アドレス情報の解読と演算を行
う。

演算部６の上記演算結果は、制御部１３からの制御信号
より一時記憶装置２０に記憶される。

一時記憶装置２０の値は、制御部１３からの制御信号に
より一時記憶装置２１に記憶される。

制御部１３からの制御信号によりバス３に一時記憶装置
２１の値を出力と同時に、入力部４．５から新たな命令
のアドレス情報が入力され、演算部６へは入力部４と入
力部５またはバス３からのデータが入力され上記アドレ
ス情報の解読と演算を行い、演算部６の上記演算結果は
、制御部１３からの制御信号により一時記憶装置２０に
記憶される。

上記の動作を繰り返すことで上記命令のアドレス情報の
解読と一時記憶装置２１の値を上記バス３へ出力が同時
に行え、メモリ装置２への読み書きができる。

以上のように構成された本実施例のアドレス生成装置に
よれば、アドレス情報を解読を制御する装置と、演算器
と、演算器の出力に対して並列に一対の一時記憶装置と
、選択器と、フラグを設けたことにより、また、アドレ
ス情報を解読を制御する装置と、入力にシステムバスの
値を選択できる演算器と、演算器に直列に配置された２
つの一時記憶装置を設けたことにより、複雑なアドレス
情報の解読と解読した演算結果をバスへの出力が同時に
行うことができる。

発明の効果 本発明は、アドレス情報を解読を制御する装置と、演算
器と、演算器の出力に対して並列に一対の一時記憶装置
と、選択器と、フラグを設けたことにより、また、アド
レス情報を解読を制御する装置と、バスのデータを入力
として選択できる演算器と、演算器に直列に配置された
２つの一時記憶装置を設けたことにより、複雑なアドレ
ス情報を解読することができ、さらに一時記憶装置を２
つ設けたことで、複雑なアドレス情報の解読とバスへの
解読した演算結果の出力が同時に行える効果が得られる
優れたアドレス生成装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例アドレス生成装置の構成
図、第２図は本発明の第２の実施例アドレス生成装置の
構成図 ２・・・・・・メモリ装置、３・・・・・・バス、４．
５・・・・・・入力部、６・・・・・・演算部、７，１
２・・・・・・選択器、１０゜１１．２０．２１・・・
・・・一時記憶装置、１３・・・・・・制御部、１４・
・・・・・フラグ。

Claims (2)

【特許請求の範囲】
1. （１）マイクロプロセッサ，マイクロコンピュータの命
   令中のアドレス情報を、アドレス演算部によって解読し
   、前記アドレス演算部で得られたメモリアドレスを、前
   記アドレス演算部の出力部に並列に配置された複数の一
   時記憶装置のいずれかに、制御部に設けられたフラグの
   値を用いて、記憶させる手段と、前記一時記憶装置に記
   憶した前記メモリアドレスをバスに出力する手段を持ち
   、複数の前記一時記憶装置を用い、前記バスにメモリア
   ドレスを出力することにより同時処理が可能であること
   を特徴とするアドレス生成装置。
2. （２）マイクロプロセッサ，マイクロコンピュータの命
   令中のアドレス情報を、入力部にバスからのデータの選
   択が可能な装置を有するアドレス演算部によって解読し
   、前記アドレス演算部で得られたメモリアドレスを、前
   記アドレス演算部の出力部に直列に配置された複数の一
   時記憶装置の中で前記アドレス演算部に近い第１の一時
   記憶装置に記憶させ、前記第１の一時記憶装置に記憶さ
   せたデータを前記第１の一時記憶装置に接続された第２
   の一時記憶装置に記憶させてからバスに出力を行う手段
   を持ち、アドレス解読動作と前記バスに出力する動作を
   、複数の一時記憶装置を用いることにより、同時に処理
   することが可能であることを特徴とするアドレス生成装
   置。