JPH0673106B2 - パイプライン回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、特にデータのタイミン
グ調整用のパイプライン回路に関する。

一般に、この種のパイプライン回路は、処理装置間のデ
ータ転送のタイミング調整用，特に他の処理装置からイ
ンタリーブ方式の処理装置へのデータ転送時のタイミン
グ調整用に使用されている。ここで、インタリーブ方式
の処理装置とは、例えば複数のバンクで構成され、各バ
ンクを時分割で使用するメモリ装置が代表的なものであ
る。また、低速で処理する演算器を複数台並べ、これら
を時分割で使用して全体で高速演算を実行する演算装置
等も、インタリーブ方式の処理装置の一例である。

第７図は一連のデータＡ＝〔a₁,a₂,…,am〕，及び一連
のデータＢ＝〔b₁,b₂,…,b_L〕を４個のバンクBANK1,BAN
K2,BANK3,BANK4で構成されるメモリ904に書込むことが
できるデータ処理装置のメモリ周辺回路のブロック図の
一例であり、第８図は第７図の入力クロスバ903の動作
を示すタイムチャートである。

第７図および第８図において、メモリ904の各バンクBAN
K1〜BANK4は、データ書込みのために２つのタイミング
サイクルの時間を必要とし、データＡ＝〔a₁,a₂,…,a
m〕を入力とする入力レジスタRIAは、クロスバ制御の基
準タイミングサイクルの１を割当てられ、データＢ＝
〔b₁,b₂,…,b_L〕を入力とする入力レジスタRIBは、基準
タイミングサイクルの３を割り当てられるものとする。

出力レジスタROR1は、選択信号SL1をデコードするデコ
ーダD1とこのデコーダD1の出力に応じた入力を選択して
出力する選択回路SE1を有し、選択信号SL1によって、基
準タイミングサイクルが１の時は、入力レジスタRIAの
出力データを選択して格納し、基準タイミングサイクル
が３の時は入力レジスタRIBの出力データを選択して格
納し、基準タイミングサイクルが２および４の時は以前
のデータを保持する。

出力レジスタROR2,ROR3,ROR4は、選択信号SL2,SL3,SL4
をデコードするデコーダD2,D3,D4と、このデコーダD2,D
3,D4の出力に応じて入力を選択して出力する選択回路SE
2,SE3,SE4を有し、それぞれ選択信号SL2,SL3,SL4によっ
て、出力レジスタROR1と同様に動作する。

第８図において、出力レジスタROR1は、タイミングt1で
は選択信号SL1の値１によって入力レジスタRIAの出力デ
ータa₁を選択し、タイミングt2で格納し、タイミングt3
まで保持する。タイミングt3では選択信号SL1の値３に
よって入力レジスタRIBの出力データb₁を選択している
ので、タイミングt4ではb₁を格納し、タイミングt5まで
保持する。この様にして２組の一連のデータＡおよびＢ
の４×ｋ＋１番目（但しｋは自然数）のデータa₁,b₁,
a₅,b₅,a₉,b₉,…は出力レジスタROR1に順次格納され、メ
モリ904のバンクBANK1の入力データとなる。

同様に２組の一連のデータＡおよびＢの４×ｋ＋２番目
のデータa₂,b₂,a₆,b₆,a₁₀,b₁₀,…は出力レジスタROR2を
通してバンクBANK2へ入力され、４×ｋ＋３番目のデー
タa₃,b₃,a₇,b₇,a₁₁,b₁₁,…はバンクBANK3へ入力され、
４×ｋ＋４番目のデータa₄,b₄,a₈,b₈,a₁₂,b₁₂,…はバン
クBANK4へ入力される。

第８図において説明した動作は、入力クロスバ903の基
準タイミングサイクルが１の時に一連のデータＡの４×
ｋ＋１番目のデータa₁,a₅,a₉,…が入力レジスタRIAに入
力され、一連のデータＢの４×ｋ＋３番目のデータb₃,b
₇,b₁₁,…が入力レジスタRIBに入力され、基準タイミン
グサイクルが２の時にデータＡの４×ｋ＋２番目のデー
タa₂,a₆,a₁₀,…が入力レジスタRIAに，データＢの４×
ｋ＋４番目のデータb₄,b₈,b₁₂,…が入力レジスタRIBに
入力され、基準タイミングサイクルが３の時にデータＡ
の４×ｋ＋３番目のデータa₃,a₇,a₁₁,…が入力レジスタ
RIAに、データＢの４×ｋ＋１番目のデータb₁,b₅,b₉,…
が入力レジスタRIBに入力され、基準タイミングサイク
ルが４の時にデータＡの４×ｋ＋４番目のデータa₄,a₈,
a₁₂,…が入力レジスタRIAに，データＢの４×ｋ＋２番
目のデータb₂,b₆,b₁₀,…が入力レジスタRIBに入力され
る事が前提条件となっている。

しかし、実際のデータ処理装置において、メモリに書込
むデータが上記タイミングと合致するようにするために
は、一般的に何らかのタイミング調整を要する。タイミ
ング調整の方式としては、そのデータ処理命令の起動タ
イミングを調整して、処理終了後のデータが前記タイミ
ングで入力クロスバ903に到達するようにする方式と、
入力クロスバ903の直前に後述のパイプライン回路のよ
うにタイミング調整用の回路を備える方式とが考えられ
る。

前者の方式は、タイミング調整用の回路を備える必要が
ない代わりに、命令の起動タイミグの制御が複雑とな
り、さらにメモリ以外の他の処理装置の処理開始時間に
まで影響を与え、データ処理装置全体の性能を悪化させ
る要因ともなるため、通常は後者の方式を採用する。

第７図において、パイプライン回路901,902は、前述の
ようなデータ転送のタイミング調整のための回路であ
り、第９図は第７図のパイプライン回路901あるいは902
の従来構成のブロック図であり、第10図，第11図および
第12図はその動作を示すタイムチャートである。

第９図において、パイプライン回路8000は、選択情報セ
ット信号STと、選択情報S0と、一連のデータＡ＝〔a₁,a
₂,…,am〕とを入力とし、一連のデータＹ＝〔y₁,y₂,…,
ym〕を出力する。

選択信号レジスタ801は選択情報セット信号STによって
選択情報S0を格納し、選択信号Ｓとして出力する。

データ保持回路802は、選択信号ＳをデコーダDCDでデコ
ードすることによって、４段のデータ保持手段R1,R2,R
3,R4用の選択信号s₁,s₂,s₃,s₄を生成し、入力データＡ
を４段のデータ保持手段R1,R2,R3,R4のうちのいずれか
一つに格納する。例えば選択信号s₁,s₂,s₃,s₄のうちの
選択信号s₃が有効（論理“1"）の時は、データＡはデー
タ保持手段R3に格納される。データ保持手段R3に格納さ
れたデータＡは、１タイミングサイクル後にデータ保持
手段R4に格納され、データ保持回路802の出力データす
なわちパイプライン回路8000の出力データＹとして出力
される。

データ保持手段R2は、例えば図示のような２入力１出力
の選択回路SE12と選択信号s₂に応じて選択回路SE12の第
１段目あるいは第２段目を選択するゲートG12を有する
レジスタRG2で実現でき、選択信号s₂が有効の時はデー
タＡを、選択信号s₂が無効（論理“0"）の時はデータ保
持手段R1の出力データを選択して格納する。

データ保持手段R3,R4もデータ保持手段R2と同様に２入
力１出力の選択回路SE13,SE14と選択信号s₃,s₄に応じて
選択回路SE13,SE14の第１段目あるいは第２段目を選択
するゲートG13,G14を有するレジスタRG3,RG4で実現で
き、データ保持手段R1は選択信号s₁が有効な時に入力を
出力する選択回路SE11を有し、そのときにデータＡを格
納するレジスタRG1で実現できる。

データ保持手段R1,R2,R3,R4内の前記レジスタをそれぞ
れ第1,第2,第3,第４レジスタとし、パイプライン回路80
00の出力データＹを入力して格納しデータＺとして出力
するレジスタをＺレジスタ803として、パイプライン回
路8000の動作を第10図，第11図および第12図のタイムチ
ャートを参照して以下に説明する。

第10図は、パイプライン回路8000においてデータＡのタ
イミング調整のためのデータ保持時間が最も少ない場合
（ベストケース）を示したタイムチャートである。

第10図において、入力データＡ＝〔a₁,a₂,a₃,…,am〕の
入力タイミングがベストケースとすると、データＡはパ
イプライン回路8000の出力レジスタでもある第４レジス
タRG4に直接入力され、次のタイミングで格納されて、
パイプライン回路8000の出力データＹとして出力され
る。パイプライン回路8000の第４レジスタRG4から出力
されたデータＹは、次のタイミングでＺレジスタ803に
格納される。

ここで、このパイプライン回路8000を第７図におけるパ
イプライン回路901として使用したとすると、前記Ｚレ
ジスタ803は入力レジスタRIAに該当する。入力レジスタ
RIAは、前述したように入力クロスバ903の基準タイミン
グサイクルの１を割当てられているから、第10図におけ
るタイミングt5（一連のデータＡ＝〔a₁,a₂,…,am〕の
第１番目のデータa₁がＺレジスタ803すなわち入力レジ
スタRIAに格納されるタイミング）では、クロスバ基準
タイミングサイクルが１のはずであり、タイミングt3
（パイプライン回路8000の入力データとしてa₁が入力さ
れるタイミング）をパイプライン回路8000の入力部の基
準タイミングサイクルの１とすると、クロスバ基準タイ
ミングサイクルおよびパイプライン入力部基準タイミン
グサイクルのタイミングは第10図のようになる。ここで
示した基準タイミングサイクルはそれぞれサイクルカウ
ンタ等のハードウェアを持っているという意味ではな
く、データ転送を制御するための回路を設計あるいは検
証するための仮想的なタイミングサイクルであって、デ
ータ処理装置内の各部のタイミングが相対的につじつま
が合っていればよい。

第10図において、パイプライン入力部の基準タイミング
サイクルが１の時に、一連のデータＡ＝〔a₁,a₂,…,a
m〕の第１番目のデータa₁が入力されると、入力タイミ
ングがベストケースであることを判断し、選択信号Ｓ＝
４がセットされ、一連のデータＡ＝〔a₁,a₂,…,am〕は
第４レジスタRG4のみを経由してＺレジスタ803（すなわ
ち入力レジスタRIA）に入力される。

第11図は第９図におけるパイプライン回路において、パ
イプライン入力部の基準タイミングサイクルが２の時に
前記データa₁が入力された場合（ワーストケース）の動
作を示すタイムチャートである。

第11図において、パイプライン入力部の基準タイミング
サイクルが２の時にデータa₁が入力されると、入力タイ
ミングがワーストケースであることを判断し、選択信号
Ｓ＝１がセットされ、一連のデータＡ＝〔a₁,a₂,…,a
m〕は第１から第４レジスタの全て（４段）のレジスタ
を経由してＺレジスタ803に入力される。

第12図は、第11図と同様にデータa₁の入力タイミングの
ワーストケースについて、選択信号Ｓの生成を別方式に
した例のタイムチャートである。

パイプライン入力部の基準タイミングサイクルが２のタ
イミングt4にデータa₁が入力されると、選択信号Ｓはベ
ストケースの時と同じで４を示しているため第４レジス
タRG4に格納され、パイプライン入力部の基準タイミン
グサイクルが１でないため選択信号Ｓを３とする。続い
てパイプライン入力部の基準タイミングサイクルが３の
タイミングt5でデータa₂が入力されると、選択信号Ｓ＝
３により、第３レジスタRG3に格納され、まだパイプラ
イン入力部の基準タイミングサイクルが１でないため選
択信号Ｓを２とする。データa₃に関しても同様に動作
し、選択信号Ｓを１とする。パイプライン入力部の基準
タイミングサイクルが１のタイミングt7でデータa₄が入
力されると、選択信号Ｓ＝１により第１レジスタRG1に
格納され、パイプライン入力部の基準タイミングサイク
ルが１となったので、選択信号Ｓはタイミングt7以降は
同じ値（Ｓ＝１）とし、第１から第４レジスタまでのデ
ータ保持状態を解き、タイミングt8以降順次Ｚレジスタ
803に一連のデータＡ＝〔a₁,a₂,…,am〕が入力される。

第12図で説明した方式は、効果が第11図と同等であるに
もかかわらず選択信号Ｓの制御が第11図に比べて複雑と
なり、さらに第２レジスタRG2,第３レジスタRG3,第４レ
ジスタRG4には、格納したデータを複数タイミングサイ
クルの期間保持する機能が必要となる。このため、通
常、第12図で示した方式よりは第11図で説明した方式が
採用される。また、第10図で示したベストケースおよび
第11図または第12図で示したワーストケース以外にその
中間のケース（すなわち、パイプライン入力部の基準タ
イミングサイクルが３又は４の時にデータa₁が入力され
た場合）は、ベストケースとワーストケースから容易に
考えられるので、説明は省略する。

〔発明が解決しようとする問題点〕

上述した従来のパイプライン回路は、一連のデータＡ＝
〔a₁,a₂,…,am〕を入力とし、第１番目のデータa₁の出
力タイミングを選択信号Ｓによって調整し、データa₁以
降のデータa₂,a₃,…はデータa₁出力時の選択信号Ｓを保
つことによってインタリーブ方式の処理装置への入力デ
ータとしてインタリーブのタイミングに合致するように
制御しているため、データの入力タイミングが不規則な
場合（例えば、データの値等によって処理時間の異なる
処理装置の出力データ）、あるいは一連のデータの中に
インタリーブ方式の処理装置で処理しない無効なデータ
を含む場合（例えば、マスク付ベクトル処理用のデー
タ）には使用することが出来ないという欠点がある。

本発明の目的は、各データの入力タイミングが不規則な
場合あるいは入力データが無効なデータを含む場合であ
っても、後続の処理対象となる有効なデータのみを適切
なタイミングで送出することができるパイプライン回路
を提供することにある。

〔問題点を解決するための手段〕

本発明のパイプライン回路は、上記目的を達成するため
に、 一連のｍ個の入力データA₁,A₂,…,Amのうちの１個のデ
ータAjに対応して入力される入力指示信号Tjが無効を示
す時は、周期的なｎ通りの値1,2,…,n,1,2,…のうち、
以前の選択信号Sj_-1の示す値の次の値を示す選択信号Sj
を出力し、前記入力指示信号Tjが有効を示す時は、選択
信号Sj_-1の示す値と同じ値を示す選択信号Sjを出力する
選択信号生成回路と、 前記データAj,該データAjに対応する前記選択信号Sj及
び前記入力指示信号Tjを入力とし、前記選択信号Sjの示
す値がｉの時は、ｎ段のデータ保持手段R1,R2,…,Rnの
うちのｉ段目のデータ保持手段Riに前記データAjおよび
前記入力指示信号Tjを入力し、該入力指示信号Tjが有効
を示す時はｎ−ｉ段のデータ保持手段Ri＋1,Ri＋2,…,R
nを経由してデータAjの入力からｎ−ｉ＋１タイミング
サイクル後にデータAjを出力し、前記入力指示信号Tjが
無効を示す時は前記データAjを無効とするデータ保持回
路とを備え、 前記ｍ個のデータA₁,A₂,…,Aj,…,Amと、該データの各
々に対応するｍ個の入力指示信号T₁,T₂,…,Tj,…,Tmと
を入力し、ｍ個のデータのうちの有効なデータをｎ×ｋ
＋１（但しｋは整数）タイミングサイクルの間隔で順次
出力する構成を有する。

〔作用〕

データ保持回路でのデータ保持時間を決定するための選
択信号を生成する選択信号生成回路は、入力データA₁,A
₂,…,Aj,…,Amの有効，無効を示す入力指示信号T₁,T₂,
…,Tj,…,Tmによって制御され、入力指示信号T₁,T₂,…,
Tj,…,Tmが連続して有効を示すときは、選択信号は最初
の入力データのときの値を保持するが、途中に無効を示
す入力指示信号Tjが入力されると、選択信号を次の値に
変更する。データ保持回路は上記の選択信号生成回路で
生成された選択信号および前記入力指示信号に従ってデ
ータ保持時間および入力データAjの有効，無効を制御す
ることにより、データの入力タイミングが不規則な場合
あるいはデータ内に有効データおよび無効データが混在
する場合でも、後続の処理対象となる有効データのみを
適切なタイミングで送出する。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

先ず、本発明で対象とするデータ形式及びそのデータ形
式に対する以下の説明上の記述方法について述べる。

（１） 本発明の対象とするデータの一つのタイプは、
一連のデータＸ＝〔X₁,X₂,…,Xm〕の要素データx₁,x₂…
の間隔が不規則な場合である。

この例としては、データの値等によって処理時間の異な
る処理装置の出力データがある。オペランドの一連のデ
ータＹ＝〔y₁,y₂,…,ym〕と一連のデータＷ＝〔w₁,w₂,
…,wm〕との間で、データに対応する制御信号Ｖ＝〔v₁,
v₂,…,vm〕によって異なる演算処理を行ない、塩酸の種
類およびデータの値等によって処理時間の異なるような
演算装置または処理装置から出力されたデータＲ＝
〔r₁,r₂,…,rm〕は、上述の要素データの間隔が不規則
な場合の一例である。例えば、第１番目のデータr₁が出
力されて５タイミングサイクル後に第２番目のデータr₂
が出力され、その３タイミングサイクル後に第３番目の
データr₃が出力される如く、順次不規則に出力される場
合、次のデータが出力されるまでは前のデータが保持さ
れるタイプの演算装置であれば、時間軸上に等間隔（つ
まり、１タイミングサイクル毎）の記述で表現するとＤ
＝〔r₁,r₁,r₁,r₁,r₁,r₂,r₂,r₂,r₃,…,rm〕となり、有効
なデータの間に無効なデータが出力される場合は、Ｅ＝
〔r₁,−，−，−,r₂,−，−,r₃,…,rm〕のように表現さ
れる。このような演算装置の出力としては、有効なデー
タのタイミングを示す信号がデータ対応に必要であり、
有効を“1",無効を“0"のように表現すると、上記Ｄま
たはＥのデータの有効データを指示する信号Ｆは、Ｆ＝
〔1,0,0,0,0,1,0,0,1,…,1〕となり、ＤおよびＥを代表
した表現のデータＧ＝〔g₁,g₂,…,g_L〕と一対の一で対
応する。上記の例の場合、g₁＝r₁,g₆＝r₂,g₉＝r₃,…,g_L
＝rmであり、その他の要素データg₂,g₃,g₄,g₅,g₇,g₈,…
は無効データとしてその値は関知しない。

一連のデータの要素データの間隔が不規則となる他の例
としては、アドレスによってアクセス時間が異なるメモ
リからの読出しデータがある。また、運用形態や装置の
状態（例えば通常３台の処理装置で処理を行ない、１台
が故障時には残り２台で処理を続行する処理装置のその
時の処理装置台数）によってデータの転送レートの異な
る処理系からのデータも、その運用形態や装置の状態に
かかわらず同一制御で動作させる場合には前述のように
有効なデータと無効なデータを含む一連のデータと、そ
のデータに対応し各要素データの有効または無効を示す
信号との組み合わせが必要となり、そのデータ及び指示
信号は前記データＧ及び指示信号Ｆのように表現でき
る。

（２） 本発明の対象となるデータの他のタイプは、ソ
フトウェア上（言い換えるとプログラム上）で、一連の
データの個々のデータの有効，無効を別のデータで指示
するタイプである。例えば、ベクトルデータ処理装置に
おいては、ベクトルデータ内の有効な要素データ及び無
効な要素データを示すためにマスクビットという概念が
取り入れられている。マスクビットによってオペランド
のベクトルデータ内の有効なデータを指示し、有効なデ
ータのみを演算する、あるいは演算は全てのデータに対
して実行し、演算結果のデータの有効あるいは無効をマ
スクビットによって指示する等に利用され、これらをマ
スク付き演算等と呼んでいる。これらのマスク付きベク
トルデータは、前述（１）の第１のタイプのデータと同
様に、ベクトルデータＨ＝〔h₁,h₂,…,h_L〕およびマス
クデータＪ＝〔j₁,j₂,…,j_L〕のように表現できる。

そこで以下の説明では、前記第１と第２のタイプを代表
して、入力の一連のデータＡ＝〔a₁,a₂,…,am〕および
データの有効または無効を指示する指示信号Ｔ＝〔1,0,
…,1〕のような記述を使用する。これは、１タイミング
サイクル毎に連続して要素データa₁,a₂,…,amが入力さ
れ、a₁は有効データ、a₂は無効データ，…,amは有効デ
ータであることを意味する。

さて、第１図は本発明の第１の実施例を示すブロックで
ある。

第１図において、パイプライン回路3000は、入力指示信
号Ｔと、一連のデータＡ＝〔a₁,a₂,…,am〕とを入力と
し、一連のデータＹ＝〔y₁,y₂,…,y_L〕を出力する。

データ保持回路302は、選択信号生成回路301から選択信
号Ｓを入力し、これをデコーダDCDでデコードすること
によって４段のデータ保持手段R1,R2,R3,R4用の選択信
号s₁,s₂,s₃,s₄,を生成し、入力データＡを４段のデータ
保持手段R1,R2,R3,R4のうちのいずれか１つに格納す
る。例えば選択信号s₁,s₂,s₃,s₄のうちの選択信号s₃が
有効（たとえば論理“1"）の時は、データＡはデータ保
持手段R3に格納される。但し、入力指示信号Ｔが無効
（例えば論理“0"）の時はデータＡは無効となり、デー
タ保持手段R3には格納されない。入力指示信号Ｔが有効
の時にデータ保持手段R3に格納されたデータＡは１タイ
ミングサイクル後にデータ保持手段R4に格納され、デー
タ保持回路302の出力データすなわちパイプライン回路3
000の出力データＹとして出力される。

データ保持手段R2は、例えば図示のように、第１段目入
力に第１データ保持手段R1の出力が加わり第２段目入力
に入力データＡが加わる２入力１出力の選択回路SE12,
選択信号s₂の反転信号を選択回路SE12の第１段目に加え
ると共に選択信号s₂をそのまま出力するゲートG12,入力
指示信号Ｔと選択信号s₂との論理積を選択回路SE12の第
２段目に加えるゲートG13を有するレジスタRG2で実現で
き、入力指示信号Ｔが有効で且つ選択信号s₂が有効の時
はデータＡを、選択信号s₂が無効の時はデータ保持手段
R1の出力データを選択して格納する。

データ保持手段R3,R4も、データ保持手段R2と同様に、
第１段目入力に前段のデータ保持手段R2,R3の出力が加
わり第２段目入力に入力データＡが加わる２入力１出力
の選択回路SE13,SE14と、選択信号s₃,s₄の反転信号を選
択回路SE13,SE14の第１段目に加えると共に選択信号s₃,
s₄をそのまま出力するゲートG14,G16と、入力指示信号
Ｔと選択信号s₃,s₄との論理積を選択回路SE13,SE14の第
２段目に加えるゲートG15,G17を有するレジスタRG3,RG4
とで実現でき、データ保持手段R1は、選択信号s₁と入力
指示信号Ｔとの論理積を出力するゲートG11の出力が有
効な時に入力データＡを出力する選択回路SE11を有し、
この選択回路SE11を介して入力データＡを格納するレジ
スタRG1で実現できる。

選択信号生成回路301は、データＡに対応して入力され
る入力指示信号Ｔが無効（論理“0"）を示す時は、周期
的な４通りの値1,2,3,4,1,2,…のうち、以前の選択信号
Ｓの示す値の次の値を示す選択信号Ｓを生成し出力す
る。例えば、選択信号Ｓが１を示す時に、入力指示信号
Ｔ＝０が入力されると、次のタイミングでは選択信号Ｓ
は２を示す。同様に選択信号Ｓが２を示す時に入力指示
信号Ｔ＝０が入力されると、次のタイミングでは選択信
号Ｓは３を示し、選択信号Ｓが３を示す時に入力指示信
号Ｔ＝０が入力されると、次のタイミングでは選択信号
Ｓは４を示し、選択信号Ｓが４を示す時に入力指示信号
Ｔ＝０が入力されると次のタイミングでは選択信号Ｓは
１を示す。

逆に入力指示信号Ｔが有効（論理“1"）を示す時は、以
前の選択信号Ｓの示す値を保持する。例えば、選択信号
Ｓが１を示す時に入力指示信号Ｔ＝１が入力されると、
次のタイミングでも選択信号Ｓは１を示している。

上記のような選択信号生成回路301は、図示のように、
１段目入力に＋１回路ADの出力が加わり２段目入力に現
在の選択信号Ｓの値が加わる２入力１出力の選択回路SE
21と、入力指示信号Ｔの反転信号を選択回路SE21の第１
段目に加え、第２段目に入力指示信号Ｔを加えるゲート
G21とを有するサイクルカウンタCNT1で実現できる。こ
のサイクルカウンタCNT1は、入力指示信号Ｔ＝０の時は
＋１回路ADの出力である「Ｓ＋１」の値を選択し、入力
指示信号Ｔ＝１の時は「Ｓ」の値を選択することによっ
てタイミングサイクルと同期して選択信号Ｓの値を変化
させる。この選択信号Ｓの示す値の範囲は1,2,3,4の４
通りとなっている。

データ保持手段R1,R2,R3,R4内の前記レジスタRG1〜RG4
を、それぞれ第1,第2,第3,第４レジスタとし、パイプラ
イン回路3000の出力データＹを入力して格納しデータＺ
として出力するレジスタをＺレジスタ304として、パイ
プライン回路3000の動作を第２図のタイムチャートを参
照して以下説明する。

第２図において、入力データＡ＝〔a₁,a₂,a₃,…〕に対
応する入力指示信号Ｔを〔0,1,0,0,1,1,0,0,0,1,0,0,1,
0,0,0,0,…〕とする。つまり、a₂,a₅,a₆,a₁₀,a₁₃,…が
有効データ、逆にa₁,a₃,a₄,a₇,a₈,a₉,a₁₁,a₁₂,a₁₄,a₁₅,
a₁₆,a₁₇,…が無効データである。

また、一連の入力データＡの第１番目の要素データa₁が
入力されたタイミングをt1、その時の選択信号Ｓを２と
する。データa₁が入力される以前、つまりタイミングt1
以前では、選択信号Ｓは、周期的な４通りの値1,2,3,4,
1,2,3,4,1,…を示すように周期的に変化していて、タイ
ミングt1の時に２の値を示したとする。

第２図において、タイミングt1で入力されたデータa₁は
入力指示信号Ｔが無効（論理“0"）のためにその時の選
択信号Ｓが２ではあるが、第２レジスタRG2に入力され
ず、無効となる。タイミングt2での選択信号Ｓは、以前
のタイミングt1における入力指示信号Ｔ＝０により、タ
イミングt1の時の選択信号Ｓ＝２の次の値３を示す。

続いて、タイミングt2で入力されたデータa₂は、入力指
示信号Ｔが有効（論理“1"）であるので、その時の選択
信号Ｓ＝３によって第３レジスタRG3に入力され、次の
タイミングt3で格納される。タイミングt3での選択信号
Ｓは、以前のタイミングt2の時の入力指示信号Ｔ＝１に
よって、タイミングt2の時の選択信号Ｓ＝３を保持す
る。

タイミングt3における選択信号Ｓ＝３によって、第３レ
ジスタRG3の出力データa₂は第４レジスタRG4に入力さ
れ、次のタイミングt4で格納される。

さらに、タイミングt3で入力されたデータa₃は、入力指
示信号Ｔ＝０のためにその時の選択信号Ｓが３であって
も第３レジスタRG3に入力されず、無効となる。タイミ
ングt4での選択信号Ｓは、タイミングt3の時の入力指示
信号Ｔ＝0,選択信号Ｓ＝３より次の値４を示す。

続いてタイミングt4で入力されたデータa₄は、その時の
選択信号Ｓ＝4,入力指示信号Ｔ＝０によって、第４レジ
スタRG4には入力されず、無効となる。タイミングt5で
の選択信号Ｓは、タイミングt4の時の入力指示信号Ｔ＝
0,選択信号Ｓ＝４により、次の値１を示す。

以下タイミングt5以降も同様な動作が繰り返され、パイ
プライン回路3000の出力レジスタでもある第４レジスタ
RG4には、データa₂,a₅,a₆,a₁₀,a₁₃,…がそれぞれタイミ
ングt4,t9,t10,t11,t16,…で格納され、パイプライン回
路3000の出力データＹの要素データとなり、次のタイミ
ングt5,t10,t11,t12,t17,…でＺレジスタ304に格納され
る。

ここで、入力データＡ＝〔a₁,a₂,a₃,…〕の要素データ
のうちの有効データa₂,a₅,a₆,a₁₀,a₁₃,…の出力タイミ
ングの間隔は、データa₂とa₅の間が５（＝４×１＋１）
タイミングサイクル，データa₅とa₆との間が１（＝４×
０＋１）タイミングサイクル，データa₆とa₁₀との間が
１タイミングサイクル，データa₁₀とa₁₃との間が５タイ
ミングサイクル，……のように４×ｋ＋１タイミングサ
イクル（但しｋは整数）の間隔となる。

パイプライン回路3000を第７図におけるパイプライン回
路901および902として使用したとすると、前記Ｚレジス
タ304は、入力レジスタRIAおよびRIBに該当する。ここ
で、前述したように入力レジスタRIAは入力クロスバ903
の基準タイミングサイクルの１を、入力レジスタRIBは
入力クロスバ903の基準タイミングサイクルの３を割り
当てられ、第２図で示したタイミングt5（データa₂がＺ
レジスタ304すなわち入力レジスタRIAに格納されるタイ
ミング）がクロスバ基準タイミングの１と合致している
（すなわち第２図の動作はパイプライン回路901の動作
である）とした時のパイプライン回路902の動作の例を
第３図のタイムチャートを参照して以下に説明する。

第３図において、タイミングt0以前のタイミングでは、
選択信号S_Bはクロスバ基準タイミングより１タイミング
サイクル先行して変化している。即ちこの状態で最初の
有効データが（入力指示信号Ｔ＝１を伴って）入力され
ると、その有効データは、クロスバ基準タイミングが１
の時にＺレジスタ304（すなわち入力レジスタRIB）に格
納されてしまう。前述したようにデータＢを入力とする
入力レジスタRIBはクロスバ基準タイミングの３を割り
当てられているので、動作タイミングをずらす必要があ
る。

そこで、例えば、最初の有効データが入力される前のタ
イミングでダミーの入力指示信号Ｔ＝１を２回入力すれ
ば、パイプライン回路902は、最初の有効データをクロ
スバ基準タイミングが３の時に入力レジスタRIBに格納
できる。即ち、第３図において、タイミングt2およびt3
の時にダミーの入力指示信号Ｔ＝１を入力させることに
よって、タイミングt4では、クロスバ基準タイミングよ
り１タイミングサイクル遅れた状態で待機している。

その状態でタイミングt5から入力データＢ＝〔b₁,b₂,
b₃,…〕と、そのデータに対応する入力指示信号Ｔ＝
〔0,0,1,1,1,0,1,1,0,0,0,1,…〕とを入力すると、第２
図で説明したパイプライン回路と同様に動作し、パイプ
ライン回路902の出力レジスタでもある第４レジスタに
は、データb₃,b₄,b₅,b₇,b₈,…がそれぞれタイミング
t₁₀,t₁₁,t₁₂,t₁₃,t₁₄,…で格納され、次のタイミングt
₁₁,t₁₂,t₁₃,t₁₄,t₁₅,…でＺレジスタすなわち入力レジ
スタRIBに格納される。

第２図および第３図で示した動作により、入力レジスタ
RIA,RIBに入力されたデータは、第４図のタイムチャー
トで示す動作によりメモリ904の各バンクBANK1,BANK2,B
ANK3,BANK4へ入力される。

前述したように、入力レジスタRIAは基準タイミングサ
イクルの１を割り当てられ、入力レジスタRIBは基準タ
イミングサイクルの３を割り当てられており、出力レジ
スタROR1は、基準タイミングサイクルが１の時は、入力
レジスタRIAの出力データを選択して入力し、基準タイ
ミングサイクルが２の時に格納し、基準タイミングサイ
クルが３の時は、以前のデータを保持すると共に、入力
レジスタRIBの入力データを選択して入力し、基準タイ
ミングサイクルが４の時に格納し、再び基準タイミング
サイクルが１となると、以前のデータを保持すると共に
入力レジスタRIAの出力データを選択して入力し、基準
タイミングサイクルが２の時に格納し、……、のように
４タイミングサイクルの周期で同じ動作を繰返す。

また同じく前述したように出力レジスタROR2は、出力レ
ジスタROR1の動作を１タイミングサイクル送らせたとき
と同じ動作をする。すなわち、基準タイミングサイクル
が２の時に入力レジスタRIAの出力データを選択して入
力し、次のタイミングで格納し、基準タイミングサイク
ルが４の時に入力レジスタRIBの出力データを選択して
次のタイミングで格納するという動作を４タイミングサ
イクルの周期で繰返す。出力レジスタROR3は出力レジス
タROR2の動作をさらに１タイミングサイクル遅らせたと
きと同じ動作をし、出力レジスタROR4は、出力レジスタ
ROR3の動作をさらに１タイミングサイクル遅らせたとき
と同じ動作をする。

これらの動作により、第４図に示すように基準タイミン
グサイクルが１のタイミングt5で入力レジスタRIAに格
納されたデータa₂は、タイミングt6で出力レジスタROR1
に格納され、基準タイミングサイクルが２のタイミング
t10で入力レジスタRIAに格納されたデータa₅は、タイミ
ングt11で出力レジスタROR2に格納され、基準タイミン
グサイクルが３のタイミングt11で入力レジスタRIA,RIB
に入力されたデータa₆,b₃は、タイミングt12でそれぞれ
出力レジスタROR3,ROR1に格納され、以降同様な動作が
繰り返され、データa₂,b₃,b₈,a₁₃,…は出力レジスタROR
1を経由してメモリのバンクBANK1へ入力され、データ
a₅,b₄,…は出力レジスタROR2を経由してメモリのバンク
BANK2へ入力され、データa₆,b₅,…は出力レジスタROR3
を経由してメモリのバンクBANK3へ入力され、データ
a₁₀,b₇,…は出力レジスタROR4を経由してメモリのバン
クBANK4に入力される。

ここで入力データＡ＝〔a₁,a₂,a₃,…〕の要素データの
うち有効データのみのデータＤ＝〔d₁,d₂,d₃,d₄,d₅,
…〕＝〔a₂,a₅,a₆,a₁₀,a₁₃,…〕及び入力データＢ＝〔b
₁,b₂,b₃,…〕の要素データのうち有効データのみのデー
タＦ＝〔f₁,f₂,f₃,f₄,f₅,…〕＝〔b₃,b₄,b₅,b₇,b₈,…〕
を考えると、データＤ及びＦの４×ｋ＋１番目（但しｋ
は整数）のデータd₁（＝a₂）,f₁（＝b₃）,d₅（ａ
＝₁₃）,f₅（＝b₈），…はメモリのバンクBANK1へ、デー
タＤおよびＦの４×ｋ＋２番目のデータd₂（＝a₅）,f₂
（＝b₄），…はメモリのバンクBANK2へ、データＤ及び
Ｆの４×ｋ＋３番目のデータd₃（＝a₆）,f₃（＝b₅），
…はメモリのバンクBANK3へ、データＤ及びＦの４×ｋ
＋４番目のデータd₄（＝a₁₀）,f₄（＝b₇），…はメモリ
のバンクBANK4へ入力されていることがわかる。

すなわち、入力データの中に無効データを含んでいて
も、有効データのみの順番に沿ってインタリーブ方式の
処理装置へデータを供給するためのタイミング調整用の
回路として本発明のパイプライン回路が有効であること
がわかる。

第５図は、本発明の第２の実施例のブロック図であり、
第１図の第１の実施例における入力データＡの他に入力
指示信号Ｔもデータ保持回路に入力することによって本
発明のパイプライン回路の効果を向上させた例である。
なお、第５図において第１図と同一符号は同一部分を示
す。

第５図において、パイプライン回路6000は、入力指示信
号Ｔと一連のデータＡ＝〔a₁,a₂,…,am〕とを入力と
し、出力指示信号Ｈと一連のデータＹを出力する。

データ保持回路602は、選択信号生成回路301から選択信
号Ｓを入力し、デコーだDCDによって４段のデータ保持
手段R1,R2,R3,R4用の選択信号s₁,s₂,s₃,s₄を生成し、デ
ータＡと、データＡに対応する入力指示信号Ｔを一対一
対応に並べたデータＰを４段のデータ保持手段R1,R2,R
3,R4のうちのいずれか一つに格納する。例えば選択信号
s₁,s₂,s₃,s₄のうちの選択信号s₃が有効の時は、データ
Ｐはデータ保持手段R3に格納される。但し、入力指示信
号Ｔが無効（例えば論理“0"）を示す時はデータＰは無
効となり、データ保持手段R3には格納されない。入力指
示信号Ｔが有効（たとえば論理“1"）を示す時にデータ
保持手段R3に格納されたデータＰは、１タイミングサイ
クル後にデータ保持手段R4に格納され、データ保持回路
602の出力データ、すなわちパイプライン回路6000の出
力データとなる。この出力データのうち、入力データＡ
に対応する出力データをY,入力指示信号Ｔに対応するデ
ータをＨとし、出力データY,Hを入力して格納し、デー
タZ,Eとして出力するレジスタを、それぞれＺレジスタ6
03,Eレジスタ604とする。

出力データＨつまりＥレジスタ604の出力データＥが有
効を示すタイミングで、データ保持回路602から出力さ
れるデータＹつまりＺレジスタ603の出力データＺは、
常に有効なデータであることから、データＨはデータＹ
の制御信号（例えば書込イネーブル信号等として後段の
回路で使用することができる。

パイプライン回路6000内の他の各部は、第１図における
パイプライン回路3000と同様である。

第６図は本発明の第３の実施例のブロック図である。第
１図の第１の実施例における入力データＡおよび入力指
示信号Ｔの他に、選択信号初期値30と、初期値設定指示
信号STとを入力することによって、本発明のパイプライ
ン回路の効果を向上させた例であり、第１図と同等部分
は同一符号により示されている。

第６図において、選択信号生成回路303は、選択信号初
期値S0と、初期値設定指示信号STと、入力指示信号Ｔと
を入力し、初期値設定指示信号STが有効を示す時は、選
択信号初期値S0を次のタイミングの選択信号Ｓとして出
力し、初期値設定指示信号STが無効を示し且つ入力指示
信号Ｔが無効を示す時は、周期的な４通りの値1,2,3,4,
1,2,…のうち、以前の選択信号Ｓの示す値の次の値を示
す選択信号Ｓを生成して出力し、さらに初期値設定指示
信号STが無効を示し且つ入力指示信号Ｔが有効を示す時
は、以前の選択信号Ｓの示す値を保持する。

上記のように選択信号生成回路303は、図示のように、
第１段目入力に選択信号初期値S0,第２段目入力に＋１
回路ADの出力，第３段目入力に現在の選択信号の値がそ
れぞれ入力される３入力１出力の選択回路SE31と、初期
値設定指示信号STを選択回路SE31の第１段目に加えると
共にその反転信号を生成するゲートG31と、入力指示信
号Ｔ及びその反転信号を出力するゲートG32と、初期値
設定指示信号STの反転信号と入力指示信号Ｔの反転信号
との論理積を選択回路SE31の第２段目に加えるゲートG3
3と、初期値設定指示信号STの反転信号と入力指示信号
Ｔとの論理積を選択回路SE31の第３段目に加えるゲート
G34とを有するサイクルカウンタCNT2で実現できる。こ
のサイクルカウンタCNT2は、初期値設定指示信号ST＝１
の時は選択信号初期値S0の値を選択し、初期値設定指示
信号ST＝０且つ入力指示信号Ｔ＝０の時は「Ｓ＋１」の
値を選択し、初期値設定指示信号ST＝０且つ入力指示信
号Ｔ＝１の時は「Ｓ」の値を選択することによって、タ
イミングサイクルと同期して選択信号Ｓの値を変化させ
る。この選択信号Ｓの示す値の範囲は1,2,3,4の４通り
となっている。

なお、パイプライン回路7000内の他の各部は第１図にお
けるパイプライン回路3000と同等である。

上述したパイプライン回路7000は、例えば第３図及び第
７図で説明したパイプライン回路902として使用される
場合、最初の有効データをクロスバ基準タイミングが３
の時に入力レジスタRIBに格納できるように、クロスバ
基準タイミングから１タイミングサイクル遅れた値を選
択信号初期値S0として、初期値設定指示信号STと共に入
力することによって、選択信号Ｓのタイミング調整をす
ることができる。

〔発明の効果〕

以上説明したように、本発明のパイプライン回路は、パ
イプライン回路内でのデータ保持時間を決定するための
選択信号の生成に、入力データの有効または無効を示す
信号を使用して制御することにより、データの入力タイ
ミングが不規則な場合あるいは、データ内に有効データ
および無効データが混在する場合にも、後続の処理対象
となる有効データのみを適切なタイミングで送出し、且
つ、その制御回路も単純で且つ少ないハードウェア量で
実現することが出来るという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、 第２図は第１の実施例のパイプライン回路内の動作を示
すタイムチャート、 第３図は第１図の実施例のパイプライン回路の動作タイ
ミングをずらす方法の一例を示すタイムチャート、 第４図は第１の実施例のパイプライン回路からの出力を
使用する入力クロスバの動作例を示すタイムチャート、 第５図は本発明の第２の実施例のブロック図、 第６図は本発明の第３の実施例のブロック図、 第７図は４個のバンクで構成されるメモリを持つデータ
処理装置のメモリ周辺回路のブロック図、 第８図は第７図の入力クロスバ903の動作例を示すタイ
ムチャート、 第９図は従来のパイプライン回路のブロック図および、 第10図，第11図および第12図は第９図のパイプライン回
路の動作を示すタイムチャートである。 図において、 301,303……選択信号生成回路 302,602……データ保持回路 3000,6000,7000……パイプライン回路 901,902……パイプライン回路 903……入力クロスバ 904……メモリ 801……選択信号レジスタ 802……データ保持回路 8000……パイプライン回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】一連のｍ個の入力データA₁,A₂,…,Amのう
   ちの１個のデータAjに対応して入力される入力指示信号
   Tjが無効を示す時は、周期的なｎ通りの値1,2,…,n,1,
   2,…のうち、以前の選択信号Sj_-1の示す値の次の値を示
   す選択信号Sjを出力し、前記入力指示信号Tjが有効を示
   す時は、選択信号Sj_-1の示す値と同じ値を示す選択信号
   Sjを出力する選択信号生成回路と、 前記データAj,該データAjに対応する前記選択信号Sj及
   び前記入力指示信号Tjを入力とし、前記選択信号Sjの示
   す値がｉの時は、ｎ段のデータ保持手段R1,R2,…,Rnの
   うちのｉ段目のデータ保持手段Riに前記データAjおよび
   前記入力指示信号Tjを入力し、該入力指示信号Tjが有効
   を示す時はｎ−ｉ段のデータ保持手段Ri＋1,Ri＋2,…,R
   nを経由してデータAjの入力からｎ−ｉ＋１タイミング
   サイクル後にデータAjを出力し、前記入力指示信号Tjが
   無効を示す時は前記データAjを無効とするデータ保持回
   路とを備え、 前記ｍ個のデータA₁,A₂,…,Aj,…,Amと、該データの各
   々に対応するｍ個の入力指示信号T₁,T₂,…,Tj,…,Tmと
   を入力し、ｍ個のデータのうちの有効なデータをｎ×ｋ
   ＋１（但しｋは整数）タイミングサイクルの間隔で順次
   出力することを特徴とするパイプライン回路。