JPS62217482A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS62217482A JPS62217482A JP5881486A JP5881486A JPS62217482A JP S62217482 A JPS62217482 A JP S62217482A JP 5881486 A JP5881486 A JP 5881486A JP 5881486 A JP5881486 A JP 5881486A JP S62217482 A JPS62217482 A JP S62217482A
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- JP
- Japan
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- data
- counter
- bits
- memory
- written
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
乙の発明は、メモリ上のデータを処理するメモリ制御力
式に関するものである。
式に関するものである。
第５図は一般的な従来のメモリアドレスの割付けを示し
た図である。この図において、５０１はワード（または
バイト）と呼ばれる複数のビット（」） の集まりに対して連続的にアドレスを割付けた部分を示
す。
た図である。この図において、５０１はワード（または
バイト）と呼ばれる複数のビット（」） の集まりに対して連続的にアドレスを割付けた部分を示
す。
第５図に示すように、一般的なメモリはワード（または
バイト）と呼ばれる複数のビット集まりに対してそれぞ
れアドレスが割当てられており、第５図においてはａ番
地からａ ＋７番地までのアドレスデータの集まりを示
している。
バイト）と呼ばれる複数のビット集まりに対してそれぞ
れアドレスが割当てられており、第５図においてはａ番
地からａ ＋７番地までのアドレスデータの集まりを示
している。
上記のような従来のメモリ方式では、ワード（またはバ
イト）単位の水平方向のデータの転送は高速に実行可能
であるが、複数ワードの特定ビット位置の垂直方向のデ
ータの転送は、ソフトウェアによるデータ処理が必要と
なるため、高速での実行が困難であるという問題点があ
った。
イト）単位の水平方向のデータの転送は高速に実行可能
であるが、複数ワードの特定ビット位置の垂直方向のデ
ータの転送は、ソフトウェアによるデータ処理が必要と
なるため、高速での実行が困難であるという問題点があ
った。
この発明は、かかる問題点を解決するためになされたも
ので、垂直方向のデータ転送を高速で行えるメモリ制御
方式を得る乙とを目的とする。
ので、垂直方向のデータ転送を高速で行えるメモリ制御
方式を得る乙とを目的とする。
乙の発明に係るメモリ制御方式は、所定数のピッ１〜よ
りなるワード単位のデータが書き込まれるメモリ装置に
おいて、ビットモードの書き込み時にはワード単位のデ
ータ内の各ビットをビット数と同数のメモリにそれぞれ
分配して書き込み、ビットモー ドの読み出し時には選
択されたメモリ内に書き込まれた各ワードの特定ビット
を連続的に読み出すものである。
りなるワード単位のデータが書き込まれるメモリ装置に
おいて、ビットモードの書き込み時にはワード単位のデ
ータ内の各ビットをビット数と同数のメモリにそれぞれ
分配して書き込み、ビットモー ドの読み出し時には選
択されたメモリ内に書き込まれた各ワードの特定ビット
を連続的に読み出すものである。
この発明においては、ビットモードの書き込み時に各ビ
ットが異なるメモリの領域に書き込まれる。
ットが異なるメモリの領域に書き込まれる。
第１図はこの発明のメモリ制御方式の一実施例における
メモリアドレスの割付けを示す図である。
メモリアドレスの割付けを示す図である。
この図において、１０１はワード（またはバイ１暑単位
の水平方向のデータに対応して連続的にアドレスを割付
けた部分であり、１０２は垂直方向のデータに対応して
連続的にアドレスを割付けた部分である。
の水平方向のデータに対応して連続的にアドレスを割付
けた部分であり、１０２は垂直方向のデータに対応して
連続的にアドレスを割付けた部分である。
第２図は垂直方向に割付けられたアトｌノスに対する書
き込みと読み出しを示すタイムチャートである。
き込みと読み出しを示すタイムチャートである。
書き込み時には、、ＣＡＳ信号で発生されるアトＩ／ス
が連続的に変化し、特定のビットのデータはそれぞれ連
続的に特定メモリに送出されていく。
が連続的に変化し、特定のビットのデータはそれぞれ連
続的に特定メモリに送出されていく。
一方、読み出し時は、ＣＡＳ信号で発生されるアドレス
が同様に連続的に変化する乙とにより、特定のビット位
置から特定ビットのデータがＩＢ続的に読み出されてい
く。
が同様に連続的に変化する乙とにより、特定のビット位
置から特定ビットのデータがＩＢ続的に読み出されてい
く。
第３図はこの発明のメモリ制御方式の一実施例を示す回
路構成図である。乙の図において、３０１．３０３，３
０５はマルチプレクサ、３０２゜３０９はシフトレジス
タ、３０４はカウンタ、３０６１；ｆ メ−Ｅ ＩＪ、
３０７＋、；ｔＲＡｓ（ｉ号、ＣＡ、Ｓ（ｉ号発生回路
、３ｏ８はデコーダ、３１０はデータレジスタである。
路構成図である。乙の図において、３０１．３０３，３
０５はマルチプレクサ、３０２゜３０９はシフトレジス
タ、３０４はカウンタ、３０６１；ｆ メ−Ｅ ＩＪ、
３０７＋、；ｔＲＡｓ（ｉ号、ＣＡ、Ｓ（ｉ号発生回路
、３ｏ８はデコーダ、３１０はデータレジスタである。
従来の水平方向データに対するアクセス方式は、書き込
みの場合、データレジスタ３１０を経由したワード単位
のデータは入力バス３１２を通し、メモリ３０６に直接
書き込まれる。そして、読み出しの場合には、メモリ３
０６から出力バス３１１を通し、マルチプレクサ３０１
経由でＣＰＵ（図示せず）に取り込まれる。
みの場合、データレジスタ３１０を経由したワード単位
のデータは入力バス３１２を通し、メモリ３０６に直接
書き込まれる。そして、読み出しの場合には、メモリ３
０６から出力バス３１１を通し、マルチプレクサ３０１
経由でＣＰＵ（図示せず）に取り込まれる。
一方、垂直方向の書き込みの場合には、カウンタ３ｏ４
にアドレス信号がロードされ、データがシフｊ・レジス
タ３０９１ζロードされる。その後、デコーダ３０８で
選択されたビット位置のメモリ３０６に順次同期して更
新されるカウンタ３０４により発生されるアドレス信号
と、シフトレジスタ３０９より出力されるビット毎のデ
ータが供給される。
にアドレス信号がロードされ、データがシフｊ・レジス
タ３０９１ζロードされる。その後、デコーダ３０８で
選択されたビット位置のメモリ３０６に順次同期して更
新されるカウンタ３０４により発生されるアドレス信号
と、シフトレジスタ３０９より出力されるビット毎のデ
ータが供給される。
この時、マルチプレクサ３０５は第２図におけるＲＡＳ
信号によるアドレスとＣＡＳ信号（こよるアドレスとを
切り換え、ＲＡＳ信号、ＣＡＳ信号発生回１１Ｍ３０７
はカウンタ３０４．シフトレジスタ３０９に同期してＲ
ＡＳ信号およびＣＡ３信号を自動的に発生する。
信号によるアドレスとＣＡＳ信号（こよるアドレスとを
切り換え、ＲＡＳ信号、ＣＡＳ信号発生回１１Ｍ３０７
はカウンタ３０４．シフトレジスタ３０９に同期してＲ
ＡＳ信号およびＣＡ３信号を自動的に発生する。
また垂直方向の読み出しの場合ζこは、マルチプレクサ
３０３により選択されたデータが、シフトレジスタ３０
２にカウンタ３０４と同期して順次入力され、マルチプ
レクサ３０１を通してＣＰＵ（５）′ へ送られる。
３０３により選択されたデータが、シフトレジスタ３０
２にカウンタ３０４と同期して順次入力され、マルチプ
レクサ３０１を通してＣＰＵ（５）′ へ送られる。
なお、第４図はこの発明のメモリ制御方式におけるメモ
リアドレスの割付けをさらに具体的に示した図で、左側
は水平力゛向にアドレスを割付けた場合である、右側は
垂直方向にアト１／スを割付けた場合である。
リアドレスの割付けをさらに具体的に示した図で、左側
は水平力゛向にアドレスを割付けた場合である、右側は
垂直方向にアト１／スを割付けた場合である。
この発明は以上説明したとおり、所定数のビットよりな
るワード単位のデータが書き込まれるメモリ装置におい
て、ビットモードの書き込み時にはワード単位のデータ
内の各ビットをビット数と同数のメモリにそれぞれ分配
して書き込み、ビットモードの読み出し時には選択され
たメモリ内に書き込まれたビットを連続的に読み出すの
で、水平方向のデータ転送または垂直方向のデータ転送
のどちらでも高速に行う乙とができるという効果がある
。
るワード単位のデータが書き込まれるメモリ装置におい
て、ビットモードの書き込み時にはワード単位のデータ
内の各ビットをビット数と同数のメモリにそれぞれ分配
して書き込み、ビットモードの読み出し時には選択され
たメモリ内に書き込まれたビットを連続的に読み出すの
で、水平方向のデータ転送または垂直方向のデータ転送
のどちらでも高速に行う乙とができるという効果がある
。
第１図はこの発明のメモリ制御方式の一実施例における
メモリアドレスの割付けを示す図、第２図ｃ才垂直方向
に割付けられたアドレスに対する書き込みと読み出しと
を示すタイムチャー１・、第３図はこの発明のメモリ制
御方式の一実施例を示す回路構成図、第４図はこの発明
のメモリ制御方式におけるメモリアドレスの割付けをさ
らに具体的ニ示した図、第５図は従来のメモリアドレス
の割付けを示した図である。 図において、３０１，３０３，３０５はマルチプレクサ
、３０２，３０９はシフトレジスタ、３０４ Ｌｔ カ
ウンタ、３０６はメモリ、３０７ ハＲＡＳ信号、ＣＡ
Ｓ信号発生回路、３０８ばデコーダ、３１０はデータレ
ジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図
メモリアドレスの割付けを示す図、第２図ｃ才垂直方向
に割付けられたアドレスに対する書き込みと読み出しと
を示すタイムチャー１・、第３図はこの発明のメモリ制
御方式の一実施例を示す回路構成図、第４図はこの発明
のメモリ制御方式におけるメモリアドレスの割付けをさ
らに具体的ニ示した図、第５図は従来のメモリアドレス
の割付けを示した図である。 図において、３０１，３０３，３０５はマルチプレクサ
、３０２，３０９はシフトレジスタ、３０４ Ｌｔ カ
ウンタ、３０６はメモリ、３０７ ハＲＡＳ信号、ＣＡ
Ｓ信号発生回路、３０８ばデコーダ、３１０はデータレ
ジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図
Claims (1)
- 所定数のビットよりなるワード単位のデータが書き込ま
れるメモリ装置において、ビットモードの書き込み時に
は前記ワード単位のデータ内の各ビットを前記ビット数
と同数のメモリにそれぞれ分配して書き込み、ビットモ
ードの読み出し時には選択された前記メモリ内に書き込
まれた前記各ワードの特定ビットを連続的に読み出すこ
とを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5881486A JPS62217482A (ja) | 1986-03-17 | 1986-03-17 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5881486A JPS62217482A (ja) | 1986-03-17 | 1986-03-17 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62217482A true JPS62217482A (ja) | 1987-09-24 |
Family
ID=13095080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5881486A Pending JPS62217482A (ja) | 1986-03-17 | 1986-03-17 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217482A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5682A (en) * | 1979-06-12 | 1981-01-06 | Mitsubishi Electric Corp | Memory access circuit |
-
1986
- 1986-03-17 JP JP5881486A patent/JPS62217482A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5682A (en) * | 1979-06-12 | 1981-01-06 | Mitsubishi Electric Corp | Memory access circuit |
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