JPH0520177A - フレームメモリ - Google Patents

Abstract

(57)【要約】 【目的】 本発明はグラフィックディスプレイ等の表示
データを記憶するフレームメモリにおいて、高速に描画
処理するために、ブロックアクセス及びラインアクセス
を行う必要があり、ブロックアクセスとラインアクセス
を実行するためには、データ配置変換回路が必要であ
り、これだ大きなハードウェア量となるという点を解決
し、ハードウェア量の少ないフレームメモリを提供する
ことを目的とする。 【構成】 メモリからの読出データを反転して接続する
反転接続回路と、書込み動作信号により外部からの書込
データと該反転接続回路からの反転読出データとを切り
換えてデータ配置変換回路に入力するマルチプレクサと
を設け、書込用と読出用のデータ配置変換回路を一つで
共用するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はグラフィックディスプレ
イ等の表示データを記憶するフレームメモリに関する。

【０００２】ＣＡＤ，ＣＡＭ（計算機を利用した設計、
製造支援システム）分野等で用いられるグラフィックデ
ィスプレイにおいては、高速に設計データ等を描画する
ために、Ｘ，Ｙ方向に複数のビット幅でアクセスする
「ブロックアクセス」を行い直線を描画するに必要なメ
モリアクセス回数を少なくて済むようにして高速化を図
っている。

【０００３】また、イメージデータや予め作成しておい
た表示データをフレームメモリに転送する場合には、Ｘ
方向に長い一次元のデータとしてアクセスする「ライン
アクセス」を行う必要がある。

【０００４】これらの「ブロックアクセス」と「ライン
アクセス」を高速に実行するためには、大きなハードウ
ェア量が必要となり、ハードウェア量の少ないフレーム
メモリが要望される。

【０００５】

【従来の技術】図３は、ブロックアクセスとラインアク
セスの両方ができる従来のフレームメモリにおけるメモ
リマップ例を示す図である。

【０００６】４ビット組のメモリをＡ，Ｂ，Ｃ，Ｄの４
組用意し、図３に示すようなＸ 0〜255,Ｙ 0〜12の画面
イメージにアドレス配置することによって、４ビット毎
の４×４のブロックアクセスを行うことができ、またＸ
方向に16ビットのラインアクセスを行うことができる。

【０００７】例えば、Ｘ８〜11, Ｙ４〜７のブロック
は、Ａに66、Ｂに67、Ｃに64、Ｄに65のアドレスを指定
することによりアクセスすることができる。また、ライ
ンアクセスは、例えばＸ０〜25，Ｙ２で示されるライン
には、メモリＡ〜Ｄにアドレス２を指定することにより
実現できる。

【０００８】このようにしてアクセスしたデータは、Ａ
〜Ｄのメモリに対してアドレスに応じたビット位置のデ
ータが対応するため、このまま直接処理に使用できな
い。そのため、正しいビット配列にするデータ配置変換
が必要となる。

【０００９】図４は、従来のフレームメモリの構成を示
すブロック図である。フレームメモリは、表示制御部等
からのアクセス要求、アクセスタイプおよびアクセス座
標、書込みの場合にはこれに加えて書込用のアクセスデ
ータを受信して、読出しや書込みの動作を実行する。

【００１０】アクセス制御部５は、読出しまたは書込み
のアクセス要求に応じて、メモリへのアクセスタイミン
グを送出し、データ配置変換部４のデータ方向を判断す
るアクセス情報を供給する。

【００１１】アドレス作成部３は、アクセス座標がライ
ンかブロックかのアクセスタイプ情報に応じて、各メモ
リ１A,１B,１C,１D へのアドレスを作成して送出し、ま
たデータ配置変換部４へデータ配置変換情報を送出す
る。

【００１２】データ配置変換部４は、メモリへの書込み
の場合にはアクセスデータを配置変換情報に従って配置
変換して各メモリ１A,１B,１C,１D に分配し、メモリか
らの読出しの場合には逆に各メモリ１A,１B,１C,１D か
らのデータを配置変換してアクセスデータとする。

【００１３】これは、メモリブロックＡ〜ＤがＸ方向に
４ビット移動する毎に配置が一つずつシフトするので、
データ配置をこれに合うようシフトする必要があるから
である。

【００１４】図５は、従来のフレームメモリのデータ配
置変換部の構成例を示す図である。４ビットのメモリ１
A,１B,１C,１D に対するデータの入出力は、双方向バス
を通じて入出力される。

【００１５】メモリ書込みの場合には、書込用データ配
置変換部41W において、16ビットの書込データをデータ
配置変換情報に基づいて、メモリ１A,１B,１C,１D に合
うデータ配置に変換し、トライステートバッフア（３状
態バッフア）42を通じてメモリ１A,１B,１C,１D へ送出
する。トライステートバッフア42は、書込動作信号によ
り出力が有効となり、読出動作時には高インピダンス状
態となる。

【００１６】メモリ読出しの場合には、メモリ１A,１B,
１C,１D からの読出データを読出用データ配置変換部41
R において元のデータ配置にして読出データとしてい
る。

【００１７】

【発明が解決しようとする課題】上記のように、従来の
フレームメモリにおいては、データ配置変換部４には書
込用と読出用の二つの専用のデータ配置変換部（41W, 4
1R) を備える必要があり、扱うブロックのサイズが大き
くなると、非常に大きなハードウェア量になるという問
題がある。

【００１８】本発明は、このような従来の問題点を解消
した新奇なフレームメモリを提供しようとするものであ
る。

【００１９】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図であり、原理を説明するため２個のメモリのため
のデータ配置変換手段を示している。

【００２０】図において、１A,１C は４ビット幅の４個
のメモリのうちの二つを示す。41はデータ配置変換回路
であり、データ配置変換情報に基づいて配置変換を行
う。42はトライステートバッフアであり、書込み動作信
号により出力が有効となりその他の場合は高インピダン
ス状態にある。43A, 43Cはマルチプレクサであり、書込
み動作信号により書込データと読出データとの切換えを
行う。

【００２１】44は反転接続回路であり、メモリ１A,１C
からの読出データを反転してマルチプレクサ43A, 43Cに
接続する。データ配置変換手段41は、メモリ１A,１C へ
の書込みのためのデータ配置変換の場合と、メモリ１A,
１C からの読出データの配置変換の場合とではデータ配
列を反転してある。

【００２２】フレームメモリへの書込みの場合には、書
込データはマルチプレクサ43A, 43Cを経由し、データ配
置変換回路41により配置変換され、トライステートバッ
フア42の出力が有効化され、メモリ１A,１C に書き込ま
れる。

【００２３】フレームメモリからの読出しの場合には、
トライステートバッフア42は高インピダンスになり、メ
モリ１A,１C からの読出データは反転接続回路44によっ
て反転接続され、ゲート43A, 43Cを経由してデータ配置
変換回路41に入力され、ここで配置変換され読出しデー
タとして出力される。

【００２４】

【作用】本発明のデータ配置変換回路は、従来の書込用
データ配置変換回路と読出用データ配置変換回路が、ビ
ット配列を反転すると同一の機能を持つことに着目し、
書込み時と読出し時でビット配列を反転して使用するこ
とにより、書込用と読出用のデータ配置変換回路を一つ
で共用するようにしたものである。

【００２５】

【実施例】図２は、本発明の一実施例の回路構成図であ
る。図において、１A,１C,１E,１G はフレームメモリの
うちの一つのブロックを構成する４個のメモリである。

【００２６】41はデータ配置変換回路であり、外部から
入力されるデータ配置変換情報に基づいてデータの配置
変換を行う。42はトライステートバッフアであり、43A,
43C, 43E, 43G は入力マルチプレクサである。

【００２７】書込み動作の場合には、書込データは、書
込み動作信号により書込データ側に選択された入力マル
チプレクサ43A, 43C, 43E, 43Gを通してデータ配置変換
回路31に入り、配置変換されて、書込み動作信号により
有効化されたトライステートバッフア32を通してメモリ
１A,１C,１E,１G に供給される。

【００２８】読出し動作の場合には、メモリ１A,１C,１
E,１G からの４ビットごとの読出データは、書込みの場
合とは反転して接続され、入力マルチプレクサ43A, 43
C, 43E, 43Gを通して、データ配置変換回路31に入力さ
れ、該データ配置変換回路31で配置変換された後、書込
みの場合とは反転した配置の出力から読出データが取り
出される。

【００２９】

【発明の効果】以上説明のように本発明によれば、デー
タ配置変換回路を書込み時と読出し時で共用することに
より、従来の約半分の回路量で同等の機能を与えること
が可能となり、実用上の効果は極めて大である。

【図面の簡単な説明】

【図１】本発明の原理ブロック図

【図２】本発明の一実施例の回路構成図

【図３】従来のフレームメモリにおけるメモリマップ例
を示す図

【図４】従来のフレームメモリの構成を示すブロック図

【図５】従来のフレームメモリのデータ配置変換部の構
成例を示す図

【符号の説明】

１A,１B,１C,１D,１E,１G メモリ ３ アドレス
作成部 ４ データ配置変換部 ５
アクセス制御部 41 データ配置変換回路 41W 書込み用データ配置変換回路 41R 読出し用データ配置変換回路 42 トライステートバッフア 43A, 43C, 43E, 43G 入力マルチプレクサ 44 反転接続回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 複数ビット幅の複数組のメモリ(1A, 1C,
   ─) と、アクセス座標に応じてデータの配置変換を行う
   データ配置変換手段とを備えたフレームメモリにおい
   て、該データ配置変換手段が、 データ配置変換情報に基づいて配置変換を行うデータ配
   置変換回路(41)と、 書込み動作信号により出力が有効となり、その他の場合
   は高インピダンス状態にあるトライステートバッフア(4
   2)と、 前記メモリ(1A, 1C,─) からの読出データを反転して接
   続する反転接続回路(44)と、 書込み動作信号により外部からの書込データと前記反転
   接続回路(44)からの反転読出データとを切換えて前記デ
   ータ配置変換回路(41)に入力するマルチプレクサ(43A,
   43C,─) とを備え、 書込み時には外部からの書込みデータを前記データ配置
   変換回路(41)により配置変換し前記トライステートバッ
   フア(42)を経て前記メモリ(1A, 1C,─) に書込み、 読出し時には前記メモリ(1A, 1C,─) の読出データ配列
   を反転して前記データ配置変換回路(41)に入力し配置変
   換して出力させることにより、データ配置変換回路(41)
   を読出し時と書込み時に共用して使用するよう構成した
   ものであることを特徴とするフレームメモリ。