JPS62284421A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS62284421A JPS62284421A JP61126778A JP12677886A JPS62284421A JP S62284421 A JPS62284421 A JP S62284421A JP 61126778 A JP61126778 A JP 61126778A JP 12677886 A JP12677886 A JP 12677886A JP S62284421 A JPS62284421 A JP S62284421A
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- memory
- data
- cpu
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- 230000015654 memory Effects 0.000 claims abstract description 60
- 230000006870 function Effects 0.000 claims abstract description 24
- 238000006243 chemical reaction Methods 0.000 claims abstract description 21
- 239000000872 buffer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、ＣＰＵとメモリとを有する制御装置の改良に
関するものである。
関するものである。
近年、ビットマツプメモリを内蔵して、文字だけでなく
自由な図形やイメージデータを表示あるいはプリントす
る日本語ワードプロセッサやレーザビームプリンタ等の
装置が開発されつつある。
自由な図形やイメージデータを表示あるいはプリントす
る日本語ワードプロセッサやレーザビームプリンタ等の
装置が開発されつつある。
しかして、ビットマツプ表示方式は、多量のデータをビ
ットマツプメモリ上の任意のビット位置に書き込む必要
があるため、従来、マイクロプロセッサ等のＣＰＵが不
得意とするところのビットシフト処理をハードウェアに
よりおこない、表示あるいはプリントの速度を向上させ
る工夫がなさている。なお、このような装置の例として
は、特開昭６０−２６０９８８号公報に記載のグラフィ
ック表示装置が先に提案されている。
ットマツプメモリ上の任意のビット位置に書き込む必要
があるため、従来、マイクロプロセッサ等のＣＰＵが不
得意とするところのビットシフト処理をハードウェアに
よりおこない、表示あるいはプリントの速度を向上させ
る工夫がなさている。なお、このような装置の例として
は、特開昭６０−２６０９８８号公報に記載のグラフィ
ック表示装置が先に提案されている。
しかしながら、従来提案されているこの種制御装置にあ
っては、ハードウェアがおこなうところのデータ変換機
能（たとえばビットシフト処理）の種類を選択するにあ
たり、たとえば特開昭６０−２６０９８８号公報の第２
図に符号２１で示されているシフト量セットレジスタに
例示されるような専用レジスタに対し、データ変換機能
の種類に対応するコマンドとなるデータをあらかじめＣ
ＰＵが書き込む必要があった。すなわち、従来形この種
制御装置においては１種々のデータ変換機能を頻繁に切
り換えてビットマツプメモリにデータアクセスする際、
その切り換えに時間がかかるという問題があった。また
、従来形この種制御装置にあっては、データ変換機能の
選択をＣＰＵのソフトウェアによりおこなうようにして
いるため、ビットマツプメモリの表示に使用しない空エ
リアをたとえばＣＰＵのシステムスタックエリアとして
使用することはできない。
っては、ハードウェアがおこなうところのデータ変換機
能（たとえばビットシフト処理）の種類を選択するにあ
たり、たとえば特開昭６０−２６０９８８号公報の第２
図に符号２１で示されているシフト量セットレジスタに
例示されるような専用レジスタに対し、データ変換機能
の種類に対応するコマンドとなるデータをあらかじめＣ
ＰＵが書き込む必要があった。すなわち、従来形この種
制御装置においては１種々のデータ変換機能を頻繁に切
り換えてビットマツプメモリにデータアクセスする際、
その切り換えに時間がかかるという問題があった。また
、従来形この種制御装置にあっては、データ変換機能の
選択をＣＰＵのソフトウェアによりおこなうようにして
いるため、ビットマツプメモリの表示に使用しない空エ
リアをたとえばＣＰＵのシステムスタックエリアとして
使用することはできない。
本発明は、ＣＰＵとメモリとを有する従来形制御装置に
改良を加えるべく検討の結果なされたものであって、そ
の目的とするところは１種々のデータ変換機能の選択を
高速化するとともに、ビットマツプメモリの表示に使用
しない空エリアを。
改良を加えるべく検討の結果なされたものであって、そ
の目的とするところは１種々のデータ変換機能の選択を
高速化するとともに、ビットマツプメモリの表示に使用
しない空エリアを。
たとえばＣＰＵのシステムスタックエリアのように全く
性質の異なるメモリとして共用化することのできる、改
良された制御装置を提供しようとするものである。
性質の異なるメモリとして共用化することのできる、改
良された制御装置を提供しようとするものである。
前記目的を達成するため、本発明は、ＣＰＵとメモリと
を有する制御装置において、前記メモリをＣＰＵのアド
レス空間上の複数の領域に割り付けるとともに、ＣＰＵ
とメモリとの間のデータ転送をおこなう経路上に、複数
種類のデータ演算機能を有するデータ変換回路を設け、
かつ前記データ演算機能の種類をＣＰＵのアドレスによ
り指定する手段を備えてなることを特徴とするものであ
る。
を有する制御装置において、前記メモリをＣＰＵのアド
レス空間上の複数の領域に割り付けるとともに、ＣＰＵ
とメモリとの間のデータ転送をおこなう経路上に、複数
種類のデータ演算機能を有するデータ変換回路を設け、
かつ前記データ演算機能の種類をＣＰＵのアドレスによ
り指定する手段を備えてなることを特徴とするものであ
る。
しかして、本発明は、前記構成を採用することにより、
データ変換の対象となるメモリに対してのデータ変換機
能の選択を、特定のレジスタを使用することなく、ＣＰ
Ｕから出力されるアドレスによって高速におこなうこと
ができ、その結果、前記メモリに対するデータ変換機能
の選択を特定のレジスタを用いておこなう場合の問題点
、すなわち専用レジスタに対し、データ変換機能の種類
き対応するコマンドとなるデータをあらかじめＣＰＵが
書き込むことにより１種々のデータ変換機能を頻繁に切
り換えてメモリにデータアクセスする際に時間がかかる
という問題を解決することができる。
データ変換の対象となるメモリに対してのデータ変換機
能の選択を、特定のレジスタを使用することなく、ＣＰ
Ｕから出力されるアドレスによって高速におこなうこと
ができ、その結果、前記メモリに対するデータ変換機能
の選択を特定のレジスタを用いておこなう場合の問題点
、すなわち専用レジスタに対し、データ変換機能の種類
き対応するコマンドとなるデータをあらかじめＣＰＵが
書き込むことにより１種々のデータ変換機能を頻繁に切
り換えてメモリにデータアクセスする際に時間がかかる
という問題を解決することができる。
また、前記構成よりなる本発明によれば、データ変換の
対象となるメモリを、ビットマツプメモリとＣＰＵのシ
ステムスタックメモリとのように、全く性質の異なるメ
モリとして共用化することができる。
対象となるメモリを、ビットマツプメモリとＣＰＵのシ
ステムスタックメモリとのように、全く性質の異なるメ
モリとして共用化することができる。
以下、本発明を、図面の一実施例にもとづいて説明する
と、まず、第１図は本発明に係る制御装の 置に全体的なシステム構成説明図である。
と、まず、第１図は本発明に係る制御装の 置に全体的なシステム構成説明図である。
第１図において、符号１はメモリを示し１図示〜Ｄ７）
、メモリ選択信号Ｃ８，読出し制御信号τ丁、書込制御
信号ＷＥを有するメモリ容量６４ＫＢのＲＡＭである。
、メモリ選択信号Ｃ８，読出し制御信号τ丁、書込制御
信号ＷＥを有するメモリ容量６４ＫＢのＲＡＭである。
２はデータ演算回路であり、データ演算回路２は、メモ
リ１と医示を省略したＣＰＵとの間で授受されるデータ
を論理的あるいは算術的に変換する。１０１，１０２，
１０３はＣＰＵバスであり、アドレス空間ＩＭＢ、デー
タバス幅８ ｂｉｔのＣＰＵを例にとると、アドレスバ
ス１０１はＡＯ−Ａ１９の２０ｂｉｔ、データバス１０
２はＤｏ−Ｄ７の８ ｂｉｔある。ここで、アドレスバ
ス１０１の下位１６ｂｉｔ（ＡＯ＝Ａ １５）は、メモ
リ１のアドレス入力に接続され、上位４ ｂｉｔ（Ａ１
６〜Ａ１９）は、データ演算回路２に接続される。デー
タ演算回路２では、上位４ ｂｉｔのアドレスバス信号
（Ａ１６．〜Ａ１９）をデコードして、メモリ１に対す
るメモリ選択信号を発生すると同時に、同じアドレスバ
ス信号をもとにデータ演算機能の種類を選択する。
リ１と医示を省略したＣＰＵとの間で授受されるデータ
を論理的あるいは算術的に変換する。１０１，１０２，
１０３はＣＰＵバスであり、アドレス空間ＩＭＢ、デー
タバス幅８ ｂｉｔのＣＰＵを例にとると、アドレスバ
ス１０１はＡＯ−Ａ１９の２０ｂｉｔ、データバス１０
２はＤｏ−Ｄ７の８ ｂｉｔある。ここで、アドレスバ
ス１０１の下位１６ｂｉｔ（ＡＯ＝Ａ １５）は、メモ
リ１のアドレス入力に接続され、上位４ ｂｉｔ（Ａ１
６〜Ａ１９）は、データ演算回路２に接続される。デー
タ演算回路２では、上位４ ｂｉｔのアドレスバス信号
（Ａ１６．〜Ａ１９）をデコードして、メモリ１に対す
るメモリ選択信号を発生すると同時に、同じアドレスバ
ス信号をもとにデータ演算機能の種類を選択する。
次に、第２図は第１図に符号２で示すデータ演算回路の
詳細図、第３図はＣＰＵアドレス空間部におけるメモリ
割付は説明図である。
詳細図、第３図はＣＰＵアドレス空間部におけるメモリ
割付は説明図である。
第２図において、符号１０−１．１０−２はデータバッ
ファ、１１−１．１１−２はＡＮＤ回路。
ファ、１１−１．１１−２はＡＮＤ回路。
１２はＯＲ回路である。なお、メモリ１に対するアドレ
ス入力信号および読出し／書込み制御信号は、第２１３
！１において図示を省略しである。
ス入力信号および読出し／書込み制御信号は、第２１３
！１において図示を省略しである。
また、第４図は第２図に示すデータ演算回路部分での各
種信号説明図である。
種信号説明図である。
ここで、ＣＰＵが第３図における■の領域をアクセスす
ると、第４図に示すように、第２図の信号ｅがＯとなる
ので、データバッファ１０−１がアクティブとなる。ま
た、ＣＰＵが■め領域をアクセスすると、今度は信号ｆ
が０となるので・、データバッファ１０−２がアクティ
ブとなる。そして、コントロールバスのＲ／Ｗ信号によ
り、データバッファ１０−１．１０−２に対してデータ
の転送方向が指示される。データバッファ１０−１を通
してデータアクセスがなされる場合には、ＣＰＵとメモ
リ１との間でデータがそのまま何も加工されずに転送さ
れるが、データバッファ１０−２を通してデータアクセ
スがなされる場合には、ＣＰＵとメモリ１との間で転送
されるデータは、ｌ ｂｉｔ分データ翫回転の処理がな
されたデータとなる。一方、メモリ１のメモリ選択信号
Ｃ８は、第２図における信号ｅと信号ｆとのＯＲ信号で
あるから、メモリ１が選択されるのは、ＣＰＵがを変え
れば、メモリ１の任意の１つの番地は、ＣＰＵアドレス
空間上において、■の領域内の成る１つの番地と、■の
領域内の成る１つの番地との複数の番地に割り付けられ
る。たとえば、メモリ１の０番地は、ＣＰｔＪアドレス
空間上の２００００番地と４００００番地とに、２００
番地は、２０２００番地と４０２００番地とに割り付け
られる０以上の関係を第４図にまとめた。したがって、
たとえばメモリ１の２００番地にＣＰＵからのデータを
そのまま書き込みたい場合には、２０２００番地にデー
タを書き込むことで実現でき、ＣＰＵからのデータを１
ｂｉｔ分データ回転させてから書き込みたい場合には
、 ４Ｑ２ＱＧ番地にデータを書き込むことで実現でき
る。
ると、第４図に示すように、第２図の信号ｅがＯとなる
ので、データバッファ１０−１がアクティブとなる。ま
た、ＣＰＵが■め領域をアクセスすると、今度は信号ｆ
が０となるので・、データバッファ１０−２がアクティ
ブとなる。そして、コントロールバスのＲ／Ｗ信号によ
り、データバッファ１０−１．１０−２に対してデータ
の転送方向が指示される。データバッファ１０−１を通
してデータアクセスがなされる場合には、ＣＰＵとメモ
リ１との間でデータがそのまま何も加工されずに転送さ
れるが、データバッファ１０−２を通してデータアクセ
スがなされる場合には、ＣＰＵとメモリ１との間で転送
されるデータは、ｌ ｂｉｔ分データ翫回転の処理がな
されたデータとなる。一方、メモリ１のメモリ選択信号
Ｃ８は、第２図における信号ｅと信号ｆとのＯＲ信号で
あるから、メモリ１が選択されるのは、ＣＰＵがを変え
れば、メモリ１の任意の１つの番地は、ＣＰＵアドレス
空間上において、■の領域内の成る１つの番地と、■の
領域内の成る１つの番地との複数の番地に割り付けられ
る。たとえば、メモリ１の０番地は、ＣＰｔＪアドレス
空間上の２００００番地と４００００番地とに、２００
番地は、２０２００番地と４０２００番地とに割り付け
られる０以上の関係を第４図にまとめた。したがって、
たとえばメモリ１の２００番地にＣＰＵからのデータを
そのまま書き込みたい場合には、２０２００番地にデー
タを書き込むことで実現でき、ＣＰＵからのデータを１
ｂｉｔ分データ回転させてから書き込みたい場合には
、 ４Ｑ２ＱＧ番地にデータを書き込むことで実現でき
る。
しかして、本発明は、前記構成を採用することにより、
データ変換の対象となるメモリ１に対してのデータ変換
機能の選択を、特定のレジスタを使用することなく、Ｃ
ＰＵから出力されるアドレスによって高速におこなうこ
とができ、その結果、前記メモリ１に対するデータ変換
機能の選択を特定のレジスタを用いておこなう場合の問
題点、すなわち専用レジスタに対し、データ変換機能の
種類に対応するコマンドとなるデータをあらかじめＣＰ
Ｕが書き込むことにより、種々のデータ変換機能を頻繁
に切り換えてメモリ１にデータアクセスする際に時間が
かかるという問題を解決することができる。
データ変換の対象となるメモリ１に対してのデータ変換
機能の選択を、特定のレジスタを使用することなく、Ｃ
ＰＵから出力されるアドレスによって高速におこなうこ
とができ、その結果、前記メモリ１に対するデータ変換
機能の選択を特定のレジスタを用いておこなう場合の問
題点、すなわち専用レジスタに対し、データ変換機能の
種類に対応するコマンドとなるデータをあらかじめＣＰ
Ｕが書き込むことにより、種々のデータ変換機能を頻繁
に切り換えてメモリ１にデータアクセスする際に時間が
かかるという問題を解決することができる。
また、前記構成よりなる本発明によれば、データ変換の
対象となるメモリ１を、ビットマツプメモリとＣＰＵの
システムスタックメモリとのように、全く性質の異なる
メモリとして共用化することができる。
対象となるメモリ１を、ビットマツプメモリとＣＰＵの
システムスタックメモリとのように、全く性質の異なる
メモリとして共用化することができる。
なお、図示実施例においては、データ演算機能の種類を
２種類とした場合について例示したが。
２種類とした場合について例示したが。
同一のメモリ１に対して割り付けるアドレス領域の数を
増やすことにより、データ演算機能の種類を容易に増や
すことができる。他方、データ変換の対象となるメモリ
１の容量も６４ＫＢに限らず。
増やすことにより、データ演算機能の種類を容易に増や
すことができる。他方、データ変換の対象となるメモリ
１の容量も６４ＫＢに限らず。
任意の容量のメモリに対して本発明を適用することがで
きる。
きる。
また、図示実施例においては、データバッファ１０−１
を通してデータアクセスがなされる場合、ＣＰＵとメモ
リ１との間でデータが加工されずに転送される場合につ
いて例示したが、このように、ＣＰＵとメモリとの間で
データを加工することなく転送する場合の具体例として
は、対象とするメモリ１をＣＰＵのシステムスタックエ
リアとして利用する場合が挙げられる。
を通してデータアクセスがなされる場合、ＣＰＵとメモ
リ１との間でデータが加工されずに転送される場合につ
いて例示したが、このように、ＣＰＵとメモリとの間で
データを加工することなく転送する場合の具体例として
は、対象とするメモリ１をＣＰＵのシステムスタックエ
リアとして利用する場合が挙げられる。
［発明の効果〕
本発明は以上のごときであり１図示実施例の説明からも
明らかなように、本発明によれば、種々のデータ変換機
能の選択を高速化するとともに、ビットマツプメモリの
表示に使用しない空エリアを、たとえばＣＰＵのシステ
ムスタックエリアのように全く性質の異なるメモリとし
て共用化することのできる。改良された制御装置を得る
ことができる。
明らかなように、本発明によれば、種々のデータ変換機
能の選択を高速化するとともに、ビットマツプメモリの
表示に使用しない空エリアを、たとえばＣＰＵのシステ
ムスタックエリアのように全く性質の異なるメモリとし
て共用化することのできる。改良された制御装置を得る
ことができる。
図面は本発明に係る制御装置の一実施例を示し。
第１Ｗ４は本発明装置の全体的なシステム構成説明図、
第２図は第１図に符号２で示すデータ演算回路の詳細図
、第３図はＣＰＵアドレス空間部におけるメモリ割付は
説明図、第４図は第２図に示すデータ演算回路部分での
各種信号説明図である。 １・・・メモリ、２・・・データ演算回路。
第２図は第１図に符号２で示すデータ演算回路の詳細図
、第３図はＣＰＵアドレス空間部におけるメモリ割付は
説明図、第４図は第２図に示すデータ演算回路部分での
各種信号説明図である。 １・・・メモリ、２・・・データ演算回路。
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵとメモリとを有する制御装置において、前記
メモリをＣＰＵのアドレス空間上の複数の領域に割り付
けるとともに、ＣＰＵとメモリとの間のデータ転送をお
こなう経路上に、複数種類のデータ演算機能を有するデ
ータ変換回路を設け、かつ前記データ演算機能の種類を
ＣＰＵのアドレスにより指定する手段を備えてなること
を特徴とする制御装置。 ２、特許請求の範囲第１項記載の発明において、複数種
類のデータ演算機能のうちの１種類が、ＣＰＵとメモリ
との間でデータを加工することなく転送するユニットで
構成されている制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126778A JPH0625961B2 (ja) | 1986-05-31 | 1986-05-31 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126778A JPH0625961B2 (ja) | 1986-05-31 | 1986-05-31 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62284421A true JPS62284421A (ja) | 1987-12-10 |
| JPH0625961B2 JPH0625961B2 (ja) | 1994-04-06 |
Family
ID=14943699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126778A Expired - Lifetime JPH0625961B2 (ja) | 1986-05-31 | 1986-05-31 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625961B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11421702B2 (en) | 2019-08-21 | 2022-08-23 | Pratt & Whitney Canada Corp. | Impeller with chordwise vane thickness variation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523573A (en) * | 1978-08-07 | 1980-02-20 | Mitsubishi Electric Corp | Multiple address space system |
| JPS60169934A (ja) * | 1984-02-14 | 1985-09-03 | Mitsubishi Electric Corp | 分散形表示方法 |
| JPS60260988A (ja) * | 1984-06-08 | 1985-12-24 | 株式会社日立製作所 | グラフイツク表示装置 |
-
1986
- 1986-05-31 JP JP61126778A patent/JPH0625961B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523573A (en) * | 1978-08-07 | 1980-02-20 | Mitsubishi Electric Corp | Multiple address space system |
| JPS60169934A (ja) * | 1984-02-14 | 1985-09-03 | Mitsubishi Electric Corp | 分散形表示方法 |
| JPS60260988A (ja) * | 1984-06-08 | 1985-12-24 | 株式会社日立製作所 | グラフイツク表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0625961B2 (ja) | 1994-04-06 |
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