JPH0628248A - メモリアクセス方法 - Google Patents
メモリアクセス方法Info
- Publication number
- JPH0628248A JPH0628248A JP4182343A JP18234392A JPH0628248A JP H0628248 A JPH0628248 A JP H0628248A JP 4182343 A JP4182343 A JP 4182343A JP 18234392 A JP18234392 A JP 18234392A JP H0628248 A JPH0628248 A JP H0628248A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- ram
- enable signal
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Facsimiles In General (AREA)
Abstract
(57)【要約】
【目的】 制限されたアドレス空間内で大容量のメモリ
にアクセスする。 【構成】 同時使用することのない読出し専用メモリＲ
ＯＭ６と書込み専用メモリＣＧバッファＲＡＭ７とにア
ドレス共有部分を設け、このアドレス共有部分へアクセ
スする場合は、読出し／書込みを指示するステータス信
号に対応させてアドレスデコーダ４により上記両メモリ
を択一的に選択する。
にアクセスする。 【構成】 同時使用することのない読出し専用メモリＲ
ＯＭ６と書込み専用メモリＣＧバッファＲＡＭ７とにア
ドレス共有部分を設け、このアドレス共有部分へアクセ
スする場合は、読出し／書込みを指示するステータス信
号に対応させてアドレスデコーダ４により上記両メモリ
を択一的に選択する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のメモリに対して
アクセスするためのメモリアクセス方法に関する。
アクセスするためのメモリアクセス方法に関する。
【０００２】
【従来の技術】従来より、ファクシミリなどのデータ処
理装置ではリードオンリメモリ（ＲＯＭ）に収容された
プログラムにより中央演算処理装置（ＣＰＵ）が行うこ
とが一般的であり、また、送信のファクシミリ画像に付
加するヘッダ情報や、ファクシミリ装置が出力する通信
管理レポートなどを文字で作成する。このため、データ
処理装置は文字コードを文字画像に変換するキャラクタ
ジェネレータ（以下、ＣＧと呼ぶ）と、ＣＧに与える文
字コードを一時記憶しておくためのバッファランダムア
クセスメモリ（以下、ＣＧバッファＲＡＭと呼ぶ）を持
つことが多い。
理装置ではリードオンリメモリ（ＲＯＭ）に収容された
プログラムにより中央演算処理装置（ＣＰＵ）が行うこ
とが一般的であり、また、送信のファクシミリ画像に付
加するヘッダ情報や、ファクシミリ装置が出力する通信
管理レポートなどを文字で作成する。このため、データ
処理装置は文字コードを文字画像に変換するキャラクタ
ジェネレータ（以下、ＣＧと呼ぶ）と、ＣＧに与える文
字コードを一時記憶しておくためのバッファランダムア
クセスメモリ（以下、ＣＧバッファＲＡＭと呼ぶ）を持
つことが多い。
【０００３】また、コンピュータ装置など表示器を持つ
多くのデータ処理装置は、文字から変換した表示器に表
示する画像のデータを記憶するグラフィックＲＡＭ（イ
メージメモリとも称す）を持っている。本来、ＲＡＭは
読出しと書込みの両方の機能を持っているが、これらの
ＣＧバッファＲＡＭやグラフィックＲＡＭは、ＣＰＵか
らはデータを書き込むことだけで機能を果たし、ＣＰＵ
が読み出す必要がないものが多い。
多くのデータ処理装置は、文字から変換した表示器に表
示する画像のデータを記憶するグラフィックＲＡＭ（イ
メージメモリとも称す）を持っている。本来、ＲＡＭは
読出しと書込みの両方の機能を持っているが、これらの
ＣＧバッファＲＡＭやグラフィックＲＡＭは、ＣＰＵか
らはデータを書き込むことだけで機能を果たし、ＣＰＵ
が読み出す必要がないものが多い。
【０００４】
【発明が解決しようとする課題】ファクシミリ装置にお
いては出力するレポートの情報の増大により、ＣＧバッ
ファＲＡＭの大きさを増大させる必要に迫られたり、コ
ンピュータ装置など表示器を持つデータ処理装置は表示
器の解像度の高精細化により、グラフィックＲＡＭの容
量の増大が必要になったりする傾向もある。このよう
に、データ処理装置の取扱い情報量に伴って、これら情
報を格納するメモリも大容量となってきている。
いては出力するレポートの情報の増大により、ＣＧバッ
ファＲＡＭの大きさを増大させる必要に迫られたり、コ
ンピュータ装置など表示器を持つデータ処理装置は表示
器の解像度の高精細化により、グラフィックＲＡＭの容
量の増大が必要になったりする傾向もある。このよう
に、データ処理装置の取扱い情報量に伴って、これら情
報を格納するメモリも大容量となってきている。
【０００５】しかしながら、ＣＰＵの取扱うことができ
る空間はアドレス線のビット数によって定まるので、メ
モリに割当てるべきメモリ空間が不足するような場合も
発生してきた。
る空間はアドレス線のビット数によって定まるので、メ
モリに割当てるべきメモリ空間が不足するような場合も
発生してきた。
【０００６】また、制限のあるメモリ空間内でのアドレ
ス割当を行なうために、プログラムＲＯＭやデータ用Ｒ
ＡＭには大きいメモリ空間を与え、プログラムやデータ
用のＲＯＭやＲＡＭに比べると容量の小さいＣＧバッフ
ァＲＡＭやグラフィックＲＡＭを独自のアドレスにマッ
ピングすることもなされている。しかしながらこのこと
は、プログラムやデータ用の容量の大きいＲＯＭやＲＡ
Ｍのマッピングと不揃いになり、メモリ空間やＲＯＭや
ＲＡＭの一部を無駄にする必要があった。
ス割当を行なうために、プログラムＲＯＭやデータ用Ｒ
ＡＭには大きいメモリ空間を与え、プログラムやデータ
用のＲＯＭやＲＡＭに比べると容量の小さいＣＧバッフ
ァＲＡＭやグラフィックＲＡＭを独自のアドレスにマッ
ピングすることもなされている。しかしながらこのこと
は、プログラムやデータ用の容量の大きいＲＯＭやＲＡ
Ｍのマッピングと不揃いになり、メモリ空間やＲＯＭや
ＲＡＭの一部を無駄にする必要があった。
【０００７】そこで、本発明は、上述の点に鑑みて、Ｃ
ＰＵのアクセス可能なアドレス空間の範囲で、従来より
も大容量のメモリに対してＣＰＵがアクセスすることの
可能なメモリアクセス方法を提供することを目的とす
る。
ＰＵのアクセス可能なアドレス空間の範囲で、従来より
も大容量のメモリに対してＣＰＵがアクセスすることの
可能なメモリアクセス方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、読出し専用の第１メモリと書込み
専用の第２メモリとに割り当てるアドレス空間中に共有
部分を持たせ、前記共有部分のアドレス空間を指定する
アドレス信号が発生された場合には、ステータス信号の
示す読出しまたは書込みの種類に対応させて、前記第１
メモリおよび前記第２メモリを選択的に活性化すること
を特徴とする。
るために、本発明は、読出し専用の第１メモリと書込み
専用の第２メモリとに割り当てるアドレス空間中に共有
部分を持たせ、前記共有部分のアドレス空間を指定する
アドレス信号が発生された場合には、ステータス信号の
示す読出しまたは書込みの種類に対応させて、前記第１
メモリおよび前記第２メモリを選択的に活性化すること
を特徴とする。
【０００９】
【作用】本発明は、読出し専用メモリと書込み専用メモ
リとは同時使用がなされることがない点に着目し、アド
レス共有部分を設け、この共有アドレスをアドレス指定
する際にはリード／ライト信号のようなステータス信号
でメモリ選択を行なう。
リとは同時使用がなされることがない点に着目し、アド
レス共有部分を設け、この共有アドレスをアドレス指定
する際にはリード／ライト信号のようなステータス信号
でメモリ選択を行なう。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明をファクシミリ装置に適用し
た実施例の回路構成を示す。図１において、１はファク
シミリ装置の制御を行うＣＰＵ、２はアドレスバスであ
る。３はデータバス、４は本発明に関わり、後述のメモ
リに与えるアドレス信号をデコードするアドレスデコー
ダである。５はＣＰＵ１が使用するデータを保持するた
めのＲＡＭ、６はＣＰＵ１が実行するプログラムを収容
するＲＯＭである。
に説明する。図１は本発明をファクシミリ装置に適用し
た実施例の回路構成を示す。図１において、１はファク
シミリ装置の制御を行うＣＰＵ、２はアドレスバスであ
る。３はデータバス、４は本発明に関わり、後述のメモ
リに与えるアドレス信号をデコードするアドレスデコー
ダである。５はＣＰＵ１が使用するデータを保持するた
めのＲＡＭ、６はＣＰＵ１が実行するプログラムを収容
するＲＯＭである。
【００１１】７はＣＧ８に与える文字コードを書き込む
ためのＣＧバッファＲＡＭ、８はファクシミリ画像に付
加するヘッダ情報や、ファクシミリ装置が出力する通信
管理レポートなどにおいて使用する文字パターンを文字
コードから作成するためのＣＧである。９は図示しない
回線制御部や復号部を経てきたファクシミリ画像や通信
管理レポートなどをプリントするためのプリンタ、１０
はＣＰＵ１より出力されるステータス信号、１１，１
２，１３はそれぞれアドレスデコーダ４からＲＡＭ５，
ＲＯＭ６，ＣＧバッファＲＡＭ７に与えられるメモリ活
性化のためのイネーブル信号である。
ためのＣＧバッファＲＡＭ、８はファクシミリ画像に付
加するヘッダ情報や、ファクシミリ装置が出力する通信
管理レポートなどにおいて使用する文字パターンを文字
コードから作成するためのＣＧである。９は図示しない
回線制御部や復号部を経てきたファクシミリ画像や通信
管理レポートなどをプリントするためのプリンタ、１０
はＣＰＵ１より出力されるステータス信号、１１，１
２，１３はそれぞれアドレスデコーダ４からＲＡＭ５，
ＲＯＭ６，ＣＧバッファＲＡＭ７に与えられるメモリ活
性化のためのイネーブル信号である。
【００１２】本実施例では読み出し専用のＲＯＭ６と、
書込み専用のＣＧバッファＲＡＭ７とが同時使用される
ことがないことに着目し、これら二つのメモリに割当て
るアドレス空間を一部共有させている。
書込み専用のＣＧバッファＲＡＭ７とが同時使用される
ことがないことに着目し、これら二つのメモリに割当て
るアドレス空間を一部共有させている。
【００１３】より具体的にはＣＰＵ１側に割当てるメモ
リ空間が１ＭＢ（アドレスで表すと０００００Ｈ〜ＦＦ
ＦＦＦＨ）であって、ＲＡＭ５のエリアを０００００Ｈ
〜７ＦＦＦＦＨ、ＲＯＭ６のエリアを８００００Ｈ〜Ｆ
ＦＦＦＦＨ、ＣＧバッファＲＡＭ７のエリアをＣ０００
０Ｈ〜ＣＦＦＦＦＨとなるようにメモリ空間上にマッピ
ングされているとする。ここで共有アドレスはＣ０００
０Ｈ〜ＣＦＦＦＦＨとなる。このように、ＣＧバッファ
ＲＡＭとＲＯＭが一部同じエリア（アドレス）にマッピ
ングされている場合の動作を以下に説明する。
リ空間が１ＭＢ（アドレスで表すと０００００Ｈ〜ＦＦ
ＦＦＦＨ）であって、ＲＡＭ５のエリアを０００００Ｈ
〜７ＦＦＦＦＨ、ＲＯＭ６のエリアを８００００Ｈ〜Ｆ
ＦＦＦＦＨ、ＣＧバッファＲＡＭ７のエリアをＣ０００
０Ｈ〜ＣＦＦＦＦＨとなるようにメモリ空間上にマッピ
ングされているとする。ここで共有アドレスはＣ０００
０Ｈ〜ＣＦＦＦＦＨとなる。このように、ＣＧバッファ
ＲＡＭとＲＯＭが一部同じエリア（アドレス）にマッピ
ングされている場合の動作を以下に説明する。
【００１４】ＣＰＵ１はメモリの読み込みを行う時、読
み込むべきメモリのアドレスをアドレスバス２に出力す
るとともにメモリ・リード・サイクルを示すステータス
をステータス信号１０に出力する。アドレスデコーダ４
は、ステータス信号１０がメモリからの読出し、すなわ
ち、メモリ・リード（読出し）・サイクルを示してい
て、かつ、アドレスバス２に出力されたアドレスが００
０００Ｈ〜７ＦＦＦＦＨであることを識別した場合はＲ
ＡＭ５をイネーブル（活性化）にするイネーブル信号１
１を出力する。また、ステータス信号１０がメモリ・リ
ード・サイクルを示し、かつ、アドレスが８００００Ｈ
〜ＦＦＦＦＦＨであることをアドレスデコーダ４が識別
した場合はＲＯＭ６をイネーブルにするイネーブル信号
１２を出力する。ここでアドレスデコーダ４は、ステー
タス信号１０がメモリ・リード・サイクルを示している
間は、アドレスバス２に出力されたアドレスがＣ０００
０Ｈ〜ＣＦＦＦＦＨである場合すなわち、上述のＲＯＭ
６に割当てたアドレスが一部重複する場合でもＣＧバッ
ファＲＡＭ７に対してはイネーブル信号１３を出力しな
い。そのため、ＣＰＵ１がメモリの読み込みを行う時の
メモリマップは図２に示したものとなる。ＲＡＭ５また
はＲＯＭ６はそれぞれイネーブル信号１１，１２を受け
ると、アドレスバス２に出力されているアドレスのデー
タをデータバス３に出力し、このデータをＣＰＵ１が取
り込むことによってメモリの読み込みは完了する。
み込むべきメモリのアドレスをアドレスバス２に出力す
るとともにメモリ・リード・サイクルを示すステータス
をステータス信号１０に出力する。アドレスデコーダ４
は、ステータス信号１０がメモリからの読出し、すなわ
ち、メモリ・リード（読出し）・サイクルを示してい
て、かつ、アドレスバス２に出力されたアドレスが００
０００Ｈ〜７ＦＦＦＦＨであることを識別した場合はＲ
ＡＭ５をイネーブル（活性化）にするイネーブル信号１
１を出力する。また、ステータス信号１０がメモリ・リ
ード・サイクルを示し、かつ、アドレスが８００００Ｈ
〜ＦＦＦＦＦＨであることをアドレスデコーダ４が識別
した場合はＲＯＭ６をイネーブルにするイネーブル信号
１２を出力する。ここでアドレスデコーダ４は、ステー
タス信号１０がメモリ・リード・サイクルを示している
間は、アドレスバス２に出力されたアドレスがＣ０００
０Ｈ〜ＣＦＦＦＦＨである場合すなわち、上述のＲＯＭ
６に割当てたアドレスが一部重複する場合でもＣＧバッ
ファＲＡＭ７に対してはイネーブル信号１３を出力しな
い。そのため、ＣＰＵ１がメモリの読み込みを行う時の
メモリマップは図２に示したものとなる。ＲＡＭ５また
はＲＯＭ６はそれぞれイネーブル信号１１，１２を受け
ると、アドレスバス２に出力されているアドレスのデー
タをデータバス３に出力し、このデータをＣＰＵ１が取
り込むことによってメモリの読み込みは完了する。
【００１５】一方、ＣＰＵ１がメモリの書き込みを行う
時、書き込むべきメモリのアドレスをアドレスバス２に
出力するとともにメモリへの書込み、すなわちメモリ・
ライト・サイクルを示すステータスをステータス信号１
０に出力する。アドレスデコーダ４は、ステータス信号
１０がメモリ・ライト・サイクルを示して、かつ、アド
レスバス２に出力されたアドレスが０００００Ｈ〜７Ｆ
ＦＦＦＨであることを識別した場合はＲＡＭ５をイネー
ブルにするイネーブル信号１１を出力し、アドレスがＣ
００００Ｈ〜ＣＦＦＦＦＨである場合はＣＧバッファＲ
ＡＭ７をイネーブルにするイネーブル信号１３を出力す
る。
時、書き込むべきメモリのアドレスをアドレスバス２に
出力するとともにメモリへの書込み、すなわちメモリ・
ライト・サイクルを示すステータスをステータス信号１
０に出力する。アドレスデコーダ４は、ステータス信号
１０がメモリ・ライト・サイクルを示して、かつ、アド
レスバス２に出力されたアドレスが０００００Ｈ〜７Ｆ
ＦＦＦＨであることを識別した場合はＲＡＭ５をイネー
ブルにするイネーブル信号１１を出力し、アドレスがＣ
００００Ｈ〜ＣＦＦＦＦＨである場合はＣＧバッファＲ
ＡＭ７をイネーブルにするイネーブル信号１３を出力す
る。
【００１６】ただしアドレスデコーダ４は、ステータス
信号１０がメモリ・ライト・サイクルを示している間
は、アドレスバス２に出力されたアドレスが８００００
Ｈ〜ＦＦＦＦＦＨである場合でもＲＯＭ６をイネーブル
にするイネーブル信号１２は出力しない。そのため、Ｃ
ＰＵ１がメモリの書き込みを行う時のメモリマップは図
３に示したものとなる。ＲＡＭ５またはＣＧバッファＲ
ＡＭ７はそれぞれイネーブル信号１１，１３を受ける
と、アドレスバス２に出力されているアドレスに、デー
タバス３に出力されているデータを書き込むことによっ
てメモリの書き込みは完了する。
信号１０がメモリ・ライト・サイクルを示している間
は、アドレスバス２に出力されたアドレスが８００００
Ｈ〜ＦＦＦＦＦＨである場合でもＲＯＭ６をイネーブル
にするイネーブル信号１２は出力しない。そのため、Ｃ
ＰＵ１がメモリの書き込みを行う時のメモリマップは図
３に示したものとなる。ＲＡＭ５またはＣＧバッファＲ
ＡＭ７はそれぞれイネーブル信号１１，１３を受ける
と、アドレスバス２に出力されているアドレスに、デー
タバス３に出力されているデータを書き込むことによっ
てメモリの書き込みは完了する。
【００１７】また、ＣＧバッファＲＡＭ７に書き込まれ
た文字コードデータはＣＧ８により読み出され、ドット
データに変換されてプリンタ９により出力される。
た文字コードデータはＣＧ８により読み出され、ドット
データに変換されてプリンタ９により出力される。
【００１８】＜他の実施例＞前述の実施例では、ファク
シミリ装置においてＣＧの出力をプリンタでプリントす
る場合について述べたが、図４に示すようにＣＧ８の出
力するデータを表示制御部４１を介してＬＣＤ（液晶）
ディスプレイやＣＲＴ（陰極線管表示器）などの表示器
４２に出力してもよい。この場合は実施する装置もファ
クシミリ装置に限らず、コンピュータ装置やワードプロ
セッサ装置など広い分野に適用できる。
シミリ装置においてＣＧの出力をプリンタでプリントす
る場合について述べたが、図４に示すようにＣＧ８の出
力するデータを表示制御部４１を介してＬＣＤ（液晶）
ディスプレイやＣＲＴ（陰極線管表示器）などの表示器
４２に出力してもよい。この場合は実施する装置もファ
クシミリ装置に限らず、コンピュータ装置やワードプロ
セッサ装置など広い分野に適用できる。
【００１９】また、ＣＧに文字コードデータを与えるた
めのＣＧバッファＲＡＭだけではなく、図５に示すよう
に、ドットデータが直接書き込まれるグラフィックＲＡ
Ｍ５１をＲＯＭ６と同一のエリアにマッピングすなわ
ち、共有アドレスを設けることもできこのドットデータ
を表示制御部４１を介して表示器４２に出力するように
すれば、図４の実施例と同様に広い分野に適用できる。
めのＣＧバッファＲＡＭだけではなく、図５に示すよう
に、ドットデータが直接書き込まれるグラフィックＲＡ
Ｍ５１をＲＯＭ６と同一のエリアにマッピングすなわ
ち、共有アドレスを設けることもできこのドットデータ
を表示制御部４１を介して表示器４２に出力するように
すれば、図４の実施例と同様に広い分野に適用できる。
【００２０】
【発明の効果】以上、説明したように本発明によれば、
従来のデータ処理装置の構成部品に対して何等の新しい
構成部品を追加することなく、メモリを共通アドレス化
でき、以って、大容量のメモリへのアクセスが可能とな
る。
従来のデータ処理装置の構成部品に対して何等の新しい
構成部品を追加することなく、メモリを共通アドレス化
でき、以って、大容量のメモリへのアクセスが可能とな
る。
【図１】本発明実施例のシステム構成を示すブロック図
である。
である。
【図２】本発明実施例のアドレス空間を示すメモリマッ
プである。
プである。
【図３】本発明実施例のアドレス空間を示すメモリマッ
プである。
プである。
【図４】本発明他の実施例のシステム構成を示すブロッ
ク図である。
ク図である。
【図５】本発明他の実施例のシステム構成を示すブロッ
ク図である。
ク図である。
１ ＣＰＵ ４ アドレスデコーダ ５ ＲＡＭ ６ ＲＯＭ ７ ＣＧバッファＲＡＭ
Claims (1)
- 【請求項１】 読出し専用の第１メモリと書込み専用の
第２メモリとに割当てるアドレス空間中に共有部分を持
たせ、 前記共有部分のアドレス空間を指定するアドレス信号が
発生された場合には、ステータス信号の示す読出しまた
は書込みの種類に対応させて、前記第１メモリおよび前
記第２メモリを選択的に活性化することを特徴とするメ
モリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182343A JPH0628248A (ja) | 1992-07-09 | 1992-07-09 | メモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182343A JPH0628248A (ja) | 1992-07-09 | 1992-07-09 | メモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628248A true JPH0628248A (ja) | 1994-02-04 |
Family
ID=16116653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4182343A Pending JPH0628248A (ja) | 1992-07-09 | 1992-07-09 | メモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628248A (ja) |
-
1992
- 1992-07-09 JP JP4182343A patent/JPH0628248A/ja active Pending
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