JPH0625961B2 - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPH0625961B2 JPH0625961B2 JP61126778A JP12677886A JPH0625961B2 JP H0625961 B2 JPH0625961 B2 JP H0625961B2 JP 61126778 A JP61126778 A JP 61126778A JP 12677886 A JP12677886 A JP 12677886A JP H0625961 B2 JPH0625961 B2 JP H0625961B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- cpu
- data conversion
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵとメモリとを有する制御装置の改良に
関するものである。
関するものである。
近年、ビツトマツプメモリを内蔵して、文字だけでなく
自由な図形やイメージデータを表示あるいはプリントす
る日本語ワードプロセツサやレーザビームプリンタ等の
装置が開発されつつある。
自由な図形やイメージデータを表示あるいはプリントす
る日本語ワードプロセツサやレーザビームプリンタ等の
装置が開発されつつある。
しかして、ビツトマツプ表示方式は、多重のデータをビ
ツトマツプメモリ上の任意のビツト位置に書き込む必要
があるため、従来、マイクロプロセツサ等のＣＰＵが不
得意とするところのビツトシフト処理をハードウエアに
よりおこない、表示あるいはプリントの速度を向上させ
る工夫がなさている。なお、このような装置の例として
は、特開昭60-260988号公報に記載のグラフイツク表示
装置が先に提案されている。
ツトマツプメモリ上の任意のビツト位置に書き込む必要
があるため、従来、マイクロプロセツサ等のＣＰＵが不
得意とするところのビツトシフト処理をハードウエアに
よりおこない、表示あるいはプリントの速度を向上させ
る工夫がなさている。なお、このような装置の例として
は、特開昭60-260988号公報に記載のグラフイツク表示
装置が先に提案されている。
しかしながら、従来提案されているこの種制御装置にあ
つては、ハードウエアがおこなうところのデータ変換機
能（たとえばビツトシフト処理）の種類を選択するにあ
たり、たとえば特開昭60-260988号公報の第２図に符号
２１で示されているシフト量セツトレジスタに例示され
るような専用レジスタに対し、データ変換機能の種類に
対応するコマンドとなるデータをあらかじめＣＰＵが書
き込む必要があつた。すなわち、従来形この種制御装置
においては、種々のデータ変換機能を頻繁に切り換えて
ビツトマツプメモリにデータアクセスする際、その切り
換えに時間がかかるという問題があつた。また、従来形
この種制御装置にあつては、データ変換機能の選択をＣ
ＰＵのソフトウエアによりおこなうようにしているた
め、ビツトマツプメモリの表示に使用しない空エリアを
たとえばＣＰＵのシステムスタツクエリアとして使用す
ることはできない。
つては、ハードウエアがおこなうところのデータ変換機
能（たとえばビツトシフト処理）の種類を選択するにあ
たり、たとえば特開昭60-260988号公報の第２図に符号
２１で示されているシフト量セツトレジスタに例示され
るような専用レジスタに対し、データ変換機能の種類に
対応するコマンドとなるデータをあらかじめＣＰＵが書
き込む必要があつた。すなわち、従来形この種制御装置
においては、種々のデータ変換機能を頻繁に切り換えて
ビツトマツプメモリにデータアクセスする際、その切り
換えに時間がかかるという問題があつた。また、従来形
この種制御装置にあつては、データ変換機能の選択をＣ
ＰＵのソフトウエアによりおこなうようにしているた
め、ビツトマツプメモリの表示に使用しない空エリアを
たとえばＣＰＵのシステムスタツクエリアとして使用す
ることはできない。
本発明は、ＣＰＵとメモリとを有する従来形制御装置に
改良を加えるべく検討の結果なされたものであつて、そ
の目的とするところは、種々のデータ変換機能の選択を
高速化するとともに、ビツトマツプメモリの表示に使用
しない空エリアを、たとえばＣＰＵのシステムスタツク
エリアのように全く性質の異なるメモリとして共用化す
ることができ、メモリ素子全体を有効に活用することの
できる、改良された制御装置を提供しようとするもので
ある。
改良を加えるべく検討の結果なされたものであつて、そ
の目的とするところは、種々のデータ変換機能の選択を
高速化するとともに、ビツトマツプメモリの表示に使用
しない空エリアを、たとえばＣＰＵのシステムスタツク
エリアのように全く性質の異なるメモリとして共用化す
ることができ、メモリ素子全体を有効に活用することの
できる、改良された制御装置を提供しようとするもので
ある。
前記目的を達成するため、本発明は、ＣＰＵとメモリ間
を結ぶデータバスの経路上にハードウエア回路として設
けられ、前記ＣＰＵとメモリ間で授受されるデータを演
算してデータ変換するデータ変換回路を有する制御装置
において、前記メモリをＣＰＵの複数のアドレス領域に
多重に割り付け、前記データ変換回路がおこなうデータ
変換機能の種類の選択を、ＣＰＵがメモリにアクセスす
るアドレス領域の違いによって指定する構成を特徴とす
るものである。
を結ぶデータバスの経路上にハードウエア回路として設
けられ、前記ＣＰＵとメモリ間で授受されるデータを演
算してデータ変換するデータ変換回路を有する制御装置
において、前記メモリをＣＰＵの複数のアドレス領域に
多重に割り付け、前記データ変換回路がおこなうデータ
変換機能の種類の選択を、ＣＰＵがメモリにアクセスす
るアドレス領域の違いによって指定する構成を特徴とす
るものである。
しかして、本発明は、前記構成を採用することにより、
データ変換の対象となるメモリに対してのデータ変換機
能の選択を、特定のレジスタを使用することなく、ＣＰ
Ｕから出力されるアドレスによつて高速におこなうこと
ができ、その結果、前記メモリに対するデータ変換機能
の選択を特定のレジスタを用いておこなう場合の問題
点、すなわち専用レジスタに対し、データ変換機能の種
類に対応するコマンドとなるデータをあらかじめＣＰＵ
が書き込むことにより、種々のデータ変換機能を頻繁に
切り換えてメモリにデータアクセルする際に時間がかか
るという問題を解決することができる。
データ変換の対象となるメモリに対してのデータ変換機
能の選択を、特定のレジスタを使用することなく、ＣＰ
Ｕから出力されるアドレスによつて高速におこなうこと
ができ、その結果、前記メモリに対するデータ変換機能
の選択を特定のレジスタを用いておこなう場合の問題
点、すなわち専用レジスタに対し、データ変換機能の種
類に対応するコマンドとなるデータをあらかじめＣＰＵ
が書き込むことにより、種々のデータ変換機能を頻繁に
切り換えてメモリにデータアクセルする際に時間がかか
るという問題を解決することができる。
また、前記構成よりなる本発明によれば、データ変換の
対象となるメモリを、ビツトマツプメモリとＣＰＵのシ
ステムスタツクメモリとのように、全く性質の異なるメ
モリとして共用化することができ、メモリ素子全体を有
効に活用することができる。
対象となるメモリを、ビツトマツプメモリとＣＰＵのシ
ステムスタツクメモリとのように、全く性質の異なるメ
モリとして共用化することができ、メモリ素子全体を有
効に活用することができる。
以下、本発明を、図面の一実施例にもとづいて説明する
と、まず、第１図は本発明に係る制御装置の全体的なシ
ステム構成説明図である。
と、まず、第１図は本発明に係る制御装置の全体的なシ
ステム構成説明図である。
第１図において、符号１はメモリを示し、図示実施例に
示すメモリ１は、アドレス入力信号１６bit（Ａ０〜Ａ
１５）、データ入出力信号８bit（Ｄ０〜Ｄ７）、メモ
リ選択信号，読出し制御信号，書込制御信号
を有するメモリ容量６４ＫＢのＲＡＭである。２はデ
ータ変換回路であり、データ変換回路２は、メモリ１と
図示を省略したＣＰＵとの間で授受されるデータを論理
的あるいは算術的に変換する。１０１，１０２，１０３
はＣＰＵバスであり、アドレス空間１ＭＢ、データバス
幅８bitのＣＰＵを例にとると、アドレスバス１０１は
Ａ０〜Ａ１９の２０bit、データバス１０２はＤ０〜Ｄ
７の８bitある。ここで、アドレスバス１０１の下位１
６bit（Ａ０〜Ａ１５）は、メモリ１のアドレス入力に
接続され、上位４bit（Ａ１６〜Ａ１９）は、データ変
換回路２に接続される。データ演算回路２では、上位４
bitのアドレスバス信号（Ａ１６〜Ａ１９）をデコード
して、メモリ１に対するメモリ選択信号を発生すると同
時に、同じアドレスバス信号をもとにデータ演算機能の
種類を選択する。
示すメモリ１は、アドレス入力信号１６bit（Ａ０〜Ａ
１５）、データ入出力信号８bit（Ｄ０〜Ｄ７）、メモ
リ選択信号，読出し制御信号，書込制御信号
を有するメモリ容量６４ＫＢのＲＡＭである。２はデ
ータ変換回路であり、データ変換回路２は、メモリ１と
図示を省略したＣＰＵとの間で授受されるデータを論理
的あるいは算術的に変換する。１０１，１０２，１０３
はＣＰＵバスであり、アドレス空間１ＭＢ、データバス
幅８bitのＣＰＵを例にとると、アドレスバス１０１は
Ａ０〜Ａ１９の２０bit、データバス１０２はＤ０〜Ｄ
７の８bitある。ここで、アドレスバス１０１の下位１
６bit（Ａ０〜Ａ１５）は、メモリ１のアドレス入力に
接続され、上位４bit（Ａ１６〜Ａ１９）は、データ変
換回路２に接続される。データ演算回路２では、上位４
bitのアドレスバス信号（Ａ１６〜Ａ１９）をデコード
して、メモリ１に対するメモリ選択信号を発生すると同
時に、同じアドレスバス信号をもとにデータ演算機能の
種類を選択する。
次に、第２図は第１図に符号２で示すデータ変換回路の
詳細図、第３図はＣＰＵアドレス空間部におけるメモリ
割付け説明図である。
詳細図、第３図はＣＰＵアドレス空間部におけるメモリ
割付け説明図である。
第２図において、符号１０−１，１０−２はデータバツ
フア、１１−１，１１−２はＡＮＤ回路、１２はＯＲ回
路である。なお、メモリ１に対するアドレス入力信号お
よび読出し／書込み制御信号は、第２図において図示を
省略してある。
フア、１１−１，１１−２はＡＮＤ回路、１２はＯＲ回
路である。なお、メモリ１に対するアドレス入力信号お
よび読出し／書込み制御信号は、第２図において図示を
省略してある。
また、第４図は第２図に示すデータ変換回路部分での各
種信号説明図である。
種信号説明図である。
ここで、ＣＰＵが第３図におけるの領域をアクセスす
ると、第４図に示すように、第２図の信号ｅが０となる
ので、データバツフア１０−１がアクテイブとなる。ま
た、ＣＰＵがの領域をアクセスすると、今度は信号ｆ
が０となるので、データバツフア１０−２がアクテイブ
となる。そして、コントロールバスのＲ／信号によ
り、データバツフア１０−１，１０−２に対してデータ
の転送方向が指示される。データバツフア１０−１を通
してデータアクセスがなされる場合には、ＣＰＵとメモ
リ１との間でデータがそのまま何も加工されずに転送さ
れるが、データバツフア１０−２を通してデータアクセ
スがなされる場合には、ＣＰＵとメモリ１との間で転送
されるデータは、１bit分データ回転の処理がなされた
データとなる。一方、メモリ１のメモリ選択信号
は、第２図における信号ｅと信号ｆとのＯＲ信号である
から、メモリ１が選択されるのは、ＣＰＵがＣＰＵアド
レス空間上のの領域あるいはの領域のいずれかをア
クセスした場合である。表現を変えれば、メモリ１の任
意の１つの番地は、ＣＰＵアドレス空間上において、
の領域内の或る１つの番地と、の領域内の或る１つの
番地との複数の番地に割り付けられる。たとえば、メモ
リ１の０番地は、ＣＰＵアドレス空間上の20000番地と4
0000番地とに、２００番地は、20200番地と40200番地と
に割り付けられる。以上の関係を第４図にまとめた。し
たがつて、たとえばメモリ１の２００番地にＣＰＵから
のデータをそのまま書き込みたい場合には、20200番地
にデータを書き込むことで実現でき、ＣＰＵからのデー
タを１bit分データ回転させてから書き込みたい場合に
は、40200番地にデータを書き込むことで実現できる。
ると、第４図に示すように、第２図の信号ｅが０となる
ので、データバツフア１０−１がアクテイブとなる。ま
た、ＣＰＵがの領域をアクセスすると、今度は信号ｆ
が０となるので、データバツフア１０−２がアクテイブ
となる。そして、コントロールバスのＲ／信号によ
り、データバツフア１０−１，１０−２に対してデータ
の転送方向が指示される。データバツフア１０−１を通
してデータアクセスがなされる場合には、ＣＰＵとメモ
リ１との間でデータがそのまま何も加工されずに転送さ
れるが、データバツフア１０−２を通してデータアクセ
スがなされる場合には、ＣＰＵとメモリ１との間で転送
されるデータは、１bit分データ回転の処理がなされた
データとなる。一方、メモリ１のメモリ選択信号
は、第２図における信号ｅと信号ｆとのＯＲ信号である
から、メモリ１が選択されるのは、ＣＰＵがＣＰＵアド
レス空間上のの領域あるいはの領域のいずれかをア
クセスした場合である。表現を変えれば、メモリ１の任
意の１つの番地は、ＣＰＵアドレス空間上において、
の領域内の或る１つの番地と、の領域内の或る１つの
番地との複数の番地に割り付けられる。たとえば、メモ
リ１の０番地は、ＣＰＵアドレス空間上の20000番地と4
0000番地とに、２００番地は、20200番地と40200番地と
に割り付けられる。以上の関係を第４図にまとめた。し
たがつて、たとえばメモリ１の２００番地にＣＰＵから
のデータをそのまま書き込みたい場合には、20200番地
にデータを書き込むことで実現でき、ＣＰＵからのデー
タを１bit分データ回転させてから書き込みたい場合に
は、40200番地にデータを書き込むことで実現できる。
しかして、本発明は、前記構成を採用することにより、
データ変換の対象となるメモリ１に対してのデータ変換
機能の選択を、特定のレジスタを使用することなく、Ｃ
ＰＵから出力されるアドレスによつて高速におこなうこ
とができ、その結果、前記メモリ１に対するデータ変換
機能の選択を特定のレジスタを用いておこなう場合の問
題点、すなわち専用レジスタに対し、データ変換機能の
種類に対応するコマンドとなるデータをあらかじめＣＰ
Ｕが書き込むことにより、種々のデータ変換機能を頻繁
に切り換えてメモリ１にデータアクセスする際に時間が
かかるという問題を解決することができる。
データ変換の対象となるメモリ１に対してのデータ変換
機能の選択を、特定のレジスタを使用することなく、Ｃ
ＰＵから出力されるアドレスによつて高速におこなうこ
とができ、その結果、前記メモリ１に対するデータ変換
機能の選択を特定のレジスタを用いておこなう場合の問
題点、すなわち専用レジスタに対し、データ変換機能の
種類に対応するコマンドとなるデータをあらかじめＣＰ
Ｕが書き込むことにより、種々のデータ変換機能を頻繁
に切り換えてメモリ１にデータアクセスする際に時間が
かかるという問題を解決することができる。
また、前記構成よりなる本発明によれば、データ変換の
対象となるメモリ１を、ビツトマツプメモリとＣＰＵの
システムスタツクメモリとのように、全く性質の異なる
メモリとして共用化することができる。
対象となるメモリ１を、ビツトマツプメモリとＣＰＵの
システムスタツクメモリとのように、全く性質の異なる
メモリとして共用化することができる。
なお、図示実施例においては、データ変換機能の種類を
２種類とした場合について例示したが、同一のメモリ１
に対して割り付けるアドレス領域の数を増やすことによ
り、データ変換機能の種類を容易に増やすことができ
る。他方、データ変換の対象となるメモリ１の容量も６
４ＫＢに限らず、任意の容量のメモリに対して本発明を
適用することができる。
２種類とした場合について例示したが、同一のメモリ１
に対して割り付けるアドレス領域の数を増やすことによ
り、データ変換機能の種類を容易に増やすことができ
る。他方、データ変換の対象となるメモリ１の容量も６
４ＫＢに限らず、任意の容量のメモリに対して本発明を
適用することができる。
また、図示実施例においては、データバツフア１０−１
を通してデータアクセスがなされる場合、ＣＰＵとメモ
リ１との間でデータが加工されずに転送される場合につ
いて例示したが、このように、ＣＰＵとメモリとの間で
データを加工することなく転送する場合の具体例として
は、対象とするメモリ１をＣＰＵのシステムスタツクエ
リアとして利用する場合が挙げられる。
を通してデータアクセスがなされる場合、ＣＰＵとメモ
リ１との間でデータが加工されずに転送される場合につ
いて例示したが、このように、ＣＰＵとメモリとの間で
データを加工することなく転送する場合の具体例として
は、対象とするメモリ１をＣＰＵのシステムスタツクエ
リアとして利用する場合が挙げられる。
本発明は以上のごときであり、図示実施例の説明からも
明らかなように、本発明によれば、種々のデータ変換機
能の選択を高速化するとともに、ビツトマツプメモリの
表示に使用しない空エリアを、たとえばＣＰＵのシステ
ムスタツクエリアのように全く性質の異なるメモリとし
て共用化することができ、メモリ素子全体を有効に活用
することのできる、改良された制御装置を得ることがで
きる。
明らかなように、本発明によれば、種々のデータ変換機
能の選択を高速化するとともに、ビツトマツプメモリの
表示に使用しない空エリアを、たとえばＣＰＵのシステ
ムスタツクエリアのように全く性質の異なるメモリとし
て共用化することができ、メモリ素子全体を有効に活用
することのできる、改良された制御装置を得ることがで
きる。
図面は本発明に係る制御装置の一実施例を示し、第１図
は本発明装置の全体的なシステム構成説明図、第２図は
第１図に符号２で示すデータ変換回路の詳細図、第３図
はＣＰＵアドレス空間部におけるメモリ割付け説明図、
第４図は第２図に示すデータ変換回路部分での各種信号
説明図である。 １…メモリ、２…データ変換回路。
は本発明装置の全体的なシステム構成説明図、第２図は
第１図に符号２で示すデータ変換回路の詳細図、第３図
はＣＰＵアドレス空間部におけるメモリ割付け説明図、
第４図は第２図に示すデータ変換回路部分での各種信号
説明図である。 １…メモリ、２…データ変換回路。
Claims (2)
- 【請求項１】ＣＰＵとメモリ間を結ぶデータバスの経路
上にハードウエア回路として設けられ、前記ＣＰＵとメ
モリ間で授受されるデータを演算してデータ変換するデ
ータ変換回路を有する制御装置において、 前記メモリをＣＰＵの複数のアドレス領域に多重に割り
付け、 前記データ変換回路がおこなうデータ変換機能の種類の
選択を、ＣＰＵがメモリにアクセスするアドレス領域の
違いによって指定する構成を特徴とする制御装置。 - 【請求項２】特許請求の範囲第１項記載の制御装置にお
いて、 アドレス領域の違いによって指定されるデータ変換機能
の種類の中に、データを加工することなくＣＰＵとメモ
リ間でデータ転送する機能を備えている制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126778A JPH0625961B2 (ja) | 1986-05-31 | 1986-05-31 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126778A JPH0625961B2 (ja) | 1986-05-31 | 1986-05-31 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62284421A JPS62284421A (ja) | 1987-12-10 |
| JPH0625961B2 true JPH0625961B2 (ja) | 1994-04-06 |
Family
ID=14943699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126778A Expired - Lifetime JPH0625961B2 (ja) | 1986-05-31 | 1986-05-31 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625961B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11421702B2 (en) | 2019-08-21 | 2022-08-23 | Pratt & Whitney Canada Corp. | Impeller with chordwise vane thickness variation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523573A (en) * | 1978-08-07 | 1980-02-20 | Mitsubishi Electric Corp | Multiple address space system |
| JPS60169934A (ja) * | 1984-02-14 | 1985-09-03 | Mitsubishi Electric Corp | 分散形表示方法 |
| JPS60260988A (ja) * | 1984-06-08 | 1985-12-24 | 株式会社日立製作所 | グラフイツク表示装置 |
-
1986
- 1986-05-31 JP JP61126778A patent/JPH0625961B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11421702B2 (en) | 2019-08-21 | 2022-08-23 | Pratt & Whitney Canada Corp. | Impeller with chordwise vane thickness variation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62284421A (ja) | 1987-12-10 |
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