JP3579149B2 - コンピュータシステム - Google Patents
コンピュータシステム Download PDFInfo
- Publication number
- JP3579149B2 JP3579149B2 JP29291595A JP29291595A JP3579149B2 JP 3579149 B2 JP3579149 B2 JP 3579149B2 JP 29291595 A JP29291595 A JP 29291595A JP 29291595 A JP29291595 A JP 29291595A JP 3579149 B2 JP3579149 B2 JP 3579149B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cycle
- memory
- cpu
- bridge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Bus Control (AREA)
Description
【発明の属する技術分野】
この発明はコンピュータシステムに関し、特にバースト転送をデータ転送の基本とするPCIバスシステムアーキテクチャを採用したコンピュータシステムに関する。
【0002】
【従来の技術】
従来、パーソナルコンピュータに使用されるシステムバスとしては、ISA(Industry Standard Architecture)バスやEISA(Extended ISA)バスが主流であった。最近では、データ転送速度の高速化や、プロセッサに依存しないシステムアーキテクチャの構築のために、デスクトップ型のパーソナルコンピュータを中心に、PCI(Peripheral Component Interconnect)バスが採用され始めている。
【0003】
PCIバスにおいては、全てのデータ転送はブロック転送を基本としており、これら各ブロック転送はバースト転送を用いて実現されている。これにより、PCIバスでは、最大133Mバイト/秒(データバスが32ビット幅の時)のデータ転送速度を実現できる。また、PCIバスは、仕様上、メモリおよびI/Oアドレス空間の両方でバースト転送をサポートしている。
【0004】
よって、I/O空間でバーストを生成するようなプロセッサまたはバス・マスタがあれば、これらのマスタがI/Oバーストを発生することにより、I/Oデバイス間、およびシステムメモリとI/Oデバイスとの間のデータ転送などをさらに高速に行うことが可能となり、システム性能を高めることができる。
【0005】
【発明が解決しようとする課題】
ところが、実際には、I/Oのバーストサイクルは、有効には使われていない。その理由は次の通りである。
(1)まず、第一に、現状では、I/Oバーストを行うようなアプリケーションプログラムが存在していないことである。
(2)また、もう一つの理由は、従来のI/Oデバイス自身の性能の問題である。
【0006】
すなわち、従来のI/O装置は低速のものが多く、時間的に近接した2つ以上のアクセスを受け付けられないものがほとんどであった。したがって、I/Oバーストサイクルを実行しても、それによって連続的に転送されるライトデータなどを受け付けられず、これが誤動作の原因となる場合があった。
【0007】
(3)さらに、もう一つの問題は、I/Oバーストサイクルにおけるアドレスの取り扱いの問題である。
すなわち、メモリバーストサイクルについては、通常、データフェーズ毎に対象となるアドレス値がインクリメントされるが、もし、I/Oバーストサイクルでこの様なデータフェーズ毎のアドレスインクリメントを行うと、そのアドレス値がターゲットI/Oデバイスの応答アドレス範囲をすぐに外れてしまう。この場合、ターゲットディスコネクトが発生され、その時点で現在のI/Oバーストサイクルが終了してしまう。
【0008】
このように、現状では、I/Oサイクルではバースト転送のメリットが生かせない、という問題があった。
また、最近では、時間的に連続的に行われるI/Oアクセスを受付けることが可能な高性能のハードディスク(IDE)など、高速I/Oデバイスも開発されており、バースト転送を利用したI/Oアクセスの実現が望まれている。
【0009】
この発明はこの様な点に鑑みてなされたもので、CPUまたは他のバスマスタからPCIバス経由で行われる既存のI/OマップされたI/Oデバイスに対するアクセス処理の高速化を実現することができるコンピュータシステムを提供することを目的とする。
【0010】
【課題を解決するための手段】
この発明は、PCIバスシステムアーキテクチャを採用したコンピュータシステムにおいて、前記システムのI/Oアドレス空間に割り当てられた所定のI/Oデバイスを前記システムのメモリアドレス空間に割り当て、前記PCIバス上で前記I/Oデバイスに割り当てられたメモリアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むメモリバーストサイクルが実行されるように、前記I/Oデバイスに対するI/Oアクセス要求に対してメモリサイクルを発生する手段と、前記PCIバスと前記I/Oデバイスとの間に設けられ、前記メモリバーストサイクルのアドレスフェーズで前記I/Oデバイスに割り当てられたメモリアドレス値が指定されたとき、そのメモリバーストサイクルを前記I/Oデバイスをアクセスするための複数の連続したI/Oサイクルに変換する手段とを具備することを特徴とする。
【0011】
このコンピュータシステムにおいては、I/Oアドレス空間に割り当てられているディスク装置(IDE)などのI/Oデバイスがメモリアドレス空間に割り当てられており、そのI/Oデバイスをアクセスする場合には、PCIバス上でメモリバーストサイクルが実行されるように、前記I/Oデバイスに対するI/Oアクセス要求に対してメモリサイクルが発生される。このメモリバーストサイクルは、I/Oサイクルに変換されてI/Oデバイスに送られる。従って、PCIバス経由で行われる既存のI/OマップされたI/Oデバイスに対するアクセス処理にバーストサイクルを利用できるようになり、I/Oアクセスの高速化を図ることができる。
【0012】
すなわち、従来の構成では、ひとつのトランザクション中にひとつのI/Oデータフェーズしか含むことができない。例えば、ひとつのトランザクションにかかる時間が、最短で6PCIクロックであったとすると、IDEの1セクタ分512バイト(=256ワード)の転送を行うのにかかる時間は、256×6=1536PCIクロックとなる。一方、この発明の構成によれば、I/Oアクセスを、PCIバス上でバーストさせることにより、そのシステムの持つPCIバスのバンド幅を、フルに利用することができる。例えば、上記1セクタの転送を行うのにかかる時間は、6+255=261PCIクロックで済む。バイトマージすれば、さらに少なくてすむ。実際には、IDEの転送レートはPCIバスのバンド幅より小さいから、IDEを、IDE自身の持つ最大の転送レートまで上げて使うことができる。
【0014】
また、この発明によるコンピュータシステムは、CPUと、このCPUのプロセッサバスとPCIバス間を繋ぐ第1のブリッジ装置であって、前記CPUが所定のI/Oデバイスをアクセスするために前記プロセッサバス上で連続して実行するI/Oサイクルを、前記I/Oデバイスのアクセスのために用意された所定のメモリアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むメモリバーストサイクルに変換して前記PCIバス上に伝達する第1のバスサイクル変換手段を含む第1のブリッジ装置と、前記PCIバスと前記所定のI/Oデバイスが接続されたバス間を繋ぐ第2のブリッジ装置であって、前記第1のバスサイクル変換手段によって前記PCIバス上に伝達されるメモリバーストサイクルを、前記I/Oデバイスが接続されている前記バス上の複数の連続したI/Oサイクルに変換する第2のバスサイクル変換手段を含む第2のブリッジ装置とを具備することを特徴とする。
【0015】
このコンピュータシステムにおいては、第1のブリッジ装置が、CPUによって実行される特定のI/OサイクルをPCIバス上のメモリサイクルに変換して、バースト転送を行う。よって、システムBIOSの変更などを行うことなく、I/Oアクセス処理にバースト転送を利用することが可能となる。
【0016】
また、この発明によるコンピュータシステムは、CPUと、このCPUのプロセッサバスとPCIバス間を繋ぐ第1のブリッジ装置と、前記PCIバスと所定のI/Oデバイスが接続されたバス間を繋ぐ第2のブリッジ装置とを具備し、前記第1のブリッジ装置は、前記CPUが前記I/Oデバイスをアクセスするために前記プロセッサバス上で連続して実行するI/Oサイクルを、前記I/OデバイスのI/Oアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むI/Oバーストサイクルに変換して前記第1および第2のブリッジ装置間に設けられたサイドバンドバス上に伝達する第1のバスサイクル変換手段を含み、前記第2のブリッジ装置は、前記第1のバスサイクル変換手段によって前記サイドバンドバス上に伝達されるI/Oバーストサイクルを、前記I/Oデバイスが接続されているバス上の複数の連続したI/Oサイクルに変換する第2のバスサイクル変換手段を含むことを特徴とする。
【0017】
2つのブリッジ装置間のローカルルールなどにより、特定のI/Oアクセスに対して、PCIバスまたはサイドバンドバス上で、I/Oサイクルのままバースト転送が行われる。この場合にも、システムBIOSの変更などを行うことなく、I/Oアクセス処理にバースト転送を利用することが可能となる。
【0018】
【発明の実施の形態】
以下、図面を参照してこの発明の実施形態を説明する。
図1には、この発明の一実施形態に係わるコンピュータシステムの構成が示されている。このコンピュータシステムは、ノートブックタイプまたはラップトップタイプのポータブルパーソナルコンピュータであり、その本体内部には、CPU11、システムメモリ12、CPU11のプロセッサバス(ホストバス)13、メモリバス14、ホスト/PCIブリッジ装置15、PCIバス16、ディスプレイコントローラ17、ビデオメモリ18、ハードディスクドライブ装置(バスマスタIDE)などのI/Oデバイス19、PCI/ISAブリッジ装置22、ISAバス23、ハードディスクドライブ装置(IDE)などのI/Oデバイス24、BIOS ROM25などが設けられている。
【0019】
CPU11は、例えば、米インテル社によって製造販売されているマイクロプロセッサ“Pentium”などによって実現されている。このCPU11の入出力ピンに直結されているプロセッサバス13は、64ビット幅のデータバスを有している。
【0020】
システムメモリ12は、オペレーティングシステム、デバイスドライバ、実行対象のアプリケーションプログラム、および処理データなどを格納するメモリデバイスであり、DRAMまたはシンクロナスDRAMによって構成されている。このシステムメモリ12は、32ビット幅または64ビット幅のデータバスを有する専用のメモリバス14に接続されている。このメモリバス14のデータバスとしては、プロセッサバス13のデータバスを利用することもできる。この場合、メモリバス14には、アドレスバスと各種メモリ制御信号線とから構成される。
【0021】
ホスト/PCIブリッジ装置15は、プロセッサバス13とPCIバス16との間を繋ぐブリッジLSIであり、プロセッサバス13とPCIバス16との間で、データおよびアドレスを含むバスサイクルを双方向で変換する。また、ホスト/PCIブリッジ装置15は、メモリバス14を介してシステムメモリ12にも接続されており、システムメモリ12のアクセスも制御する。さらに、ホスト/PCIブリッジ装置15は、PCIバス16上でバースト転送を実行するための機能をサポートしている。
【0022】
このように、ホスト/PCIブリッジ装置15は、ISAバス23上のデバイスを除くシステム内の全てのメモリおよびI/Oデバイスを制御するシステムコントローラとして機能する。
【0023】
PCIバス16はクロック同期型の入出力バスであり、PCIバス16上の全てのサイクルはPCIクロックに同期して行われる。PCIバス16のクロック信号は最大33MHzである。PCIバス16は、時分割的に使用されるアドレス/データバスを有している。このアドレス/データバスは、32ビット幅である。
【0024】
PCIバス16上のデータ転送は、バースト転送を利用したブロックデータ転送を基本としている。このデータ転送サイクルは、アドレスフェーズとそれに後続する1以上のデータフェーズとから構成される。アドレスフェーズにおいてはアドレス/データバス上にアドレスが出力され、データフェーズでは32ビットのデータが出力される。
【0025】
ディスプレイコントローラ17は、ビデオメモリ18に格納されているイメージデータをビデオデータに変換してこのシステムのディスプレイモニタに表示するグラフィクスコントロールLSIであり、PCIバス16に直結されている。このディスプレイコントローラ17のバスインターフェースには、PCIバス16のバースト転送に対応するためのデータバッファが設けられている。
【0026】
ビデオメモリ18は、ディスプレイモニタの画面イメージを格納する。このビデオメモリ18は、シンクロナスDRAMまたはデュアルポートVRAMから構成されている。シンクロナスDRAMは、クロック同期式オペレーション、コマンドによる動作モード制御、2バンクメモリセルアレイ構成という特徴を持つメモリであり、通常のDRAMよりもシーケンシャルアクセスを高速に行うことができる。
【0027】
ビデオメモリ18を構成するシンクロナスDRAMは、例えば、256K×16ビット構成のシンクロナスDRAMチップを2個または4個並列接続することによって実現できる。この場合、32ビット幅または64ビット幅単位でイメージデータのリード/ライトが行われる。
【0028】
PCI/ISAブリッジ装置22は、PCIバス16とISAバス23との間を繋ぐブリッジLSIであり、PCIバス16とISAバス23の間でデータおよびアドレスを含むバスサイクルを双方向で変換する。このPCI/ISAブリッジ装置22には、ISAバス23上のI/Oデバイス24、BIOS ROM25を制御するためのロジックや、DMAコントローラなどが含まれている。ISAバス拡張スロット26,27には、ISA対応の各種拡張カードを必要に応じて装着することができる。
【0029】
さらに、PCI/ISAブリッジ装置22は、PCIバス16上のメモリバーストサイクルをISAバス23上のI/Oサイクルに変換するサイクル・コンバージョン回路221を備えている。このサイクル・コンバージョン回路221は、I/Oアドレス空間にマッピングされたI/Oデバイス(IDE)24のI/Oポート(I/Oアドレス 1F0H)に特別に割り当てられたメモリアドレス範囲を示す情報を保持するコンフィグレーションレジスタなどを有しており、PCIバス16上で実行されるメモリバーストサイクルのアドレスフェーズでI/Oデバイス24に割り当てられたメモリアドレス値が指定されたとき、そのメモリバーストサイクルをI/Oデバイス24をアクセスするためのI/Oサイクルに変換して、ISAバス24上に出力する。このサイクル変換処理では、サイクル・コンバージョン回路221に設けられたデータバッファにバースト転送されたデータが蓄積され、それが時間的に連続する複数のI/OサイクルでI/Oデバイス24に送られる。
【0030】
BIOS ROM25には、システムの電源投入時にハードウェアの初期化やオペレーティングシステムのブートストラップを実行するIRTルーチンと、オペレーティングシステムやアプリケーションプログラムからの要求に応じてハードウェアアクセスを行う各種デバイスドライバ群を含むシステムBIOSとが格納されている。
【0031】
システムBIOSのディスクドライバ(INT13h)は、I/Oデバイス24のデータポートである1FOHを、メモリアドレスXXXXHに割り当て、オペレーティングシステムまたはアプリケーションプログラムからのI/Oデバイス24に対するI/Oアクセス要求が発生したときは、ムーブストリング命令などを実行してCPU11にメモリサイクルを実行させる。これによって、PCIバス16を経由したI/Oデバイス24のアクセスに、メモリバースト転送を利用することが可能になる。システムBIOS(INT13h)を利用したバースト転送のためのインターフェースを図2に示す。
【0032】
すなわち、システムBIOS(INT13h)によるデータ書き込みとデータ引き取りは、通常は16bitのI/Oストリング命令(INSW(inputword from port to string)、OUTSW(output word from string to port))を使用するが、このシステムでは、I/Oデバイス24がメモリマップされているため、I/Oデバイス24に対するI/O要求に対しては、32bitのムーブストリング命令(MOVSD、move dword from string to string)が使用される。これにより、I/Oアクセスであるにも拘わらず、PCIバス16を経由したI/Oデバイス24のアクセスにメモリバースト転送を利用することが可能とになる。
【0033】
このバースト転送では、ブリッジ装置15によって、I/Oデバイス24のメモリアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むメモリバーストサイクルがPCIバス16上に発行される。このメモリバーストサイクルは、サイクル・コンバージョン回路221によってI/Oデバイス24をアクセスするためのI/Oサイクルに順次変換されてISAバス24上に出力される。このI/Oサイクルでは、I/Oデバイス24のデータポートである1FOHがI/Oアドレスとして使用される。
【0034】
この様に、図1のシステムにおいては、I/Oアドレス空間に割り当てられているI/Oデバイス24がメモリアドレス空間に割り当てられており、そのI/Oデバイス24をアクセスする場合には、CPU11または他のバスマスタ(ブリッジ装置など)によってI/Oサイクルではなく、PCIバス16上では、メモリバーストサイクルが実行される。このメモリバーストサイクルは、I/Oサイクルに変換されてI/Oデバイス24に送られる。従って、PCIバス経由で行われる既存のI/OマップされたI/Oデバイスに対するアクセス処理にバーストサイクルを利用できるようになり、I/Oアクセスの高速化を図ることができる。
【0035】
なお、ブリッジ15がメモリサイクルをバーストサイクルに変換するのではなく、CPU11がはじめからメモリバーストサイクルを実行し、それをブリッジ15がPCIバス16上に伝達することも可能である。また、ここでは、I/Oデバイス24に対するライトサイクルについて説明したが、リードサイクルについても、同様の手順でバーストサイクルを利用することができる。
【0036】
次に、図3を参照して、この発明の第2実施形態に係るシステム構成を説明する。
ここでは、ブリッジ15が特定のI/OアクセスをPCIバス16上のメモリサイクルに変換することだけが図1と異なっており、他の点は図1と同様である。
【0037】
すなわち、CPU11からは、I/Oデバイス24に対するI/Oサイクルが、従来と同じように現れる。PCIバス16前後のブリッジ15,22が、完全にハードウェア的に、I/Oサイクルをメモリサイクルに変換する。ソフトウェアの変更をする必要がなく、従来のシステムとの互換性を保ちながら、高性能が達成できるところが特徴である。
【0038】
具体的には、ホスト/PCIブリッジ装置15は、プロセッサバス13上のI/OサイクルをPCIバス16上のメモリサイクルに変換するサイクル・コンバージョン回路151を備えている。このサイクル・コンバージョン回路151は、I/Oアドレス空間にマッピングされたI/Oデバイス(IDE)24のI/Oポート(I/Oアドレス 1F0H)に特別に割り当てられたメモリアドレス範囲を示す情報を保持するコンフィグレーションレジスタなどを有しており、プロセッサバス13上のI/OサイクルでI/Oデバイス24のI/Oアドレスが指定されると、そのI/OサイクルをPCIバス16上の32ビットメモリサイクルに変換する。この場合、サイクル・コンバージョン回路151内のデータバッファにI/Oサイクルを蓄積して、可能であればメモリバーストサイクルを実行するようにすればさらに有効である。ライトサイクルについても、同様の処理(バイトマージしてから可能ならバースト化してPCIバスへ出す)を行う。
【0039】
以上のように、図3においては、ブリッジ装置15が、CPU11によって実行される特定のI/OサイクルをPCIバス16上のメモリサイクルに変換して、バースト転送を行う。よって、システムBIOSの変更などを行うことなく、I/Oアクセス処理にバースト転送を利用することが可能となる。
【0040】
次に、図4を参照して、この発明の第3実施形態に係るシステム構成を説明する。
ここでは、PCIブリッジが、特定のI/Oアクセスに対して、PCIバスまたはサイドバンドのバス上で、I/Oサイクルのまま、バースト転送を行う。
【0041】
具体的には、ホスト/PCIブリッジ装置15は、CPU11がI/Oデバイス24をアクセスするためにプロセッサバス13上で連続して実行するI/Oサイクルをデータバッファ152に蓄積し、I/Oデバイス24のI/Oアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むI/OバーストサイクルをPCIバス16上に伝達する。また、PCI/ISAブリッジ22は、PCIバス16上に伝達されるI/Oバーストサイクルをデータバッファ222に蓄積し、それをI/Oデバイス24が接続されているISAバス23上の複数の連続したI/Oサイクルに変換する。これら2つのブリッジ装置間においては、I/Oバーストサイクルにおけるアドレスの扱い方が予め決められており、アドレスをインクリメントするかしないか等を両者の取り決めにより選択することができる。また、I/Oバースト転送は、PCIバス16上ではなく、図5に示されているように、ブリッジ装置間に設けられたサイドバンドバス30上で行うこともできる。
【0042】
この様に、第3の実施形態においては、2つのブリッジ装置間のローカルルールなどにより、特定のI/Oアクセスに対して、PCIバスまたはサイドバンドバス上で、I/Oサイクルのままバースト転送が行われる。よって、この場合にも、システムBIOSの変更などを行うことなく、I/Oアクセス処理にバースト転送を利用することが可能となる。
【0043】
【発明の効果】
以上説明したように、この発明によれば、システムBIOSによるI/Oデバイスのメモリマップやブリッジ装置によるサイクル変換処理等により、CPUまたは他のバスマスタからPCIバス経由で行われる既存のI/OマップされたI/Oデバイスに対するアクセス処理の高速化を実現することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係るコンピュータシステムの構成を示すブロック図。
【図2】同第1実施形態のコンピュータシステムに設けられたシステムBIOSによるインターフェースを説明するための図。
【図3】この発明の第2の実施形態に係るコンピュータシステムの構成を示すブロック図。
【図4】この発明の第3の実施形態に係るコンピュータシステムの構成を示すブロック図。
【図5】同第3実施形態の他のシステム構成を示すブロック図。
【符号の説明】
11…CPU、12…システムメモリ、13…プロセッサバス、14…メモリバス、15…ホスト/PCIブリッジ装置、16…PCIバス、17…ディスプレイコントローラ、18…ビデオメモリ、22…PCI/ISAブリッジ装置、23…ISAバス、24…I/Oデバイス、25…BIOS ROM。
Claims (5)
- PCIバスシステムアーキテクチャを採用したコンピュータシステムにおいて、
前記システムのI/Oアドレス空間に割り当てられた所定のI/Oデバイスを前記システムのメモリアドレス空間に割り当て、前記PCIバス上で前記I/Oデバイスに割り当てられたメモリアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むメモリバーストサイクルが実行されるように、前記I/Oデバイスに対するI/Oアクセス要求に対してメモリサイクルを発生する手段と、
前記PCIバスと前記I/Oデバイスとの間に設けられ、前記メモリバーストサイクルのアドレスフェーズで前記I/Oデバイスに割り当てられたメモリアドレス値が指定されたとき、そのメモリバーストサイクルを前記I/Oデバイスをアクセスするための複数の連続したI/Oサイクルに変換する手段とを具備することを特徴とするコンピュータシステム。 - CPUと、
このCPUのプロセッサバスとPCIバス間を繋ぐ第1のブリッジ装置であって、前記CPUが所定のI/Oデバイスをアクセスするために前記プロセッサバス上で連続して実行するI/Oサイクルを、前記I/Oデバイスのアクセスのために用意された所定のメモリアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むメモリバーストサイクルに変換して前記PCIバス上に伝達する第1のバスサイクル変換手段を含む第1のブリッジ装置と、
前記PCIバスと前記所定のI/Oデバイスが接続されたバス間を繋ぐ第2のブリッジ装置であって、前記第1のバスサイクル変換手段によって前記PCIバス上に伝達されるメモリバーストサイクルを、前記I/Oデバイスが接続されている前記バス上の複数の連続したI/Oサイクルに変換する第2のバスサイクル変換手段を含む第2のブリッジ装置とを具備することを特徴とするコンピュータシステム。 - CPUと、
このCPUのプロセッサバスとPCIバス間を繋ぐ第1のブリッジ装置と、
前記PCIバスと所定のI/Oデバイスが接続されたバス間を繋ぐ第2のブリッジ装置とを具備し、
前記第1のブリッジ装置は、
前記CPUが前記I/Oデバイスをアクセスするために前記プロセッサバス上で連続して実行するI/Oサイクルを、前記I/OデバイスのI/Oアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むI/Oバーストサイクルに変換して前記第1および第2のブリッジ装置間に設けられたサイドバンドバス上に伝達する第1のバスサイクル変換手段を含み、
前記第2のブリッジ装置は、
前記第1のバスサイクル変換手段によって前記サイドバンドバス上に伝達されるI/Oバーストサイクルを、前記I/Oデバイスが接続されているバス上の複数の連続したI/Oサイクルに変換する第2のバスサイクル変換手段を含むことを特徴とするコンピュータシステム。 - CPUと、
このCPUのプロセッサバスと第1のバスとを繋ぐ第1のブリッジ装置であって、前記CPUが所定のI/Oデバイスをアクセスするために前記プロセッサバス上で連続して実行するI/Oサイクルを、前記I/Oデバイスのアクセスのために用意された所定のメモリアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むメモリバーストサイクルに変換して前記第1のバス上に伝達する第1のバスサイクル変換手段を含む第1のブリッジ装置と、
前記第1のバスと前記所定のI/Oデバイスが接続された第2のバスとを繋ぐ第2のブリッジ装置であって、前記第1のバスサイクル変換手段によって前記第1のバス上に伝達されるメモリバーストサイクルを、前記第2のバス上の複数の連続したI/Oサイクルに変換する第2のバスサイクル変換手段を含む第2のブリッジ装置とを具備することを特徴とするコンピュータシステム。 - CPUと、
このCPUのプロセッサバスと第1のバスとを繋ぐ第1のブリッジ装置と、
前記第1のバスと所定のI/Oデバイスが接続された第2のバスとを繋ぐ第2のブリッジ装置とを具備し、
前記第1のブリッジ装置は、
前記CPUが前記I/Oデバイスをアクセスするために前記プロセッサバス上で連続して実行するI/Oサイクルを、前記I/OデバイスのI/Oアドレス値を指定するアドレスフェーズとそれに後続する複数のデータフェーズとを含むI/Oバーストサイクルに変換して前記第1および第2のブリッジ装置間に設けられたサイドバンドバス上に伝達する第1のバスサイクル変換手段を含み、
前記第2のブリッジ装置は、
前記第1のバスサイクル変換手段によって前記サイドバンドバス上に伝達されるI/Oバーストサイクルを、前記第2のバス上の複数の連続したI/Oサイクルに変換する第2のバスサイクル変換手段を含むことを特徴とするコンピュータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29291595A JP3579149B2 (ja) | 1995-11-10 | 1995-11-10 | コンピュータシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29291595A JP3579149B2 (ja) | 1995-11-10 | 1995-11-10 | コンピュータシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09134326A JPH09134326A (ja) | 1997-05-20 |
JP3579149B2 true JP3579149B2 (ja) | 2004-10-20 |
Family
ID=17788051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29291595A Expired - Fee Related JP3579149B2 (ja) | 1995-11-10 | 1995-11-10 | コンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3579149B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11232214A (ja) * | 1998-02-17 | 1999-08-27 | Hitachi Ltd | 情報処理装置用プロセッサおよびその制御方法 |
JP4408840B2 (ja) | 2005-06-29 | 2010-02-03 | シャープ株式会社 | Hddコントローラ及びそれを搭載したシステム |
JP6385761B2 (ja) * | 2014-09-02 | 2018-09-05 | 株式会社メガチップス | バスブリッジ及びバスブリッジ群 |
-
1995
- 1995-11-10 JP JP29291595A patent/JP3579149B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09134326A (ja) | 1997-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2633458B2 (ja) | Dmaチヤネル装置及びdmaチヤネルの変換装置 | |
US6370611B1 (en) | Raid XOR operations to synchronous DRAM using a read buffer and pipelining of synchronous DRAM burst read data | |
US5642489A (en) | Bridge between two buses of a computer system with a direct memory access controller with accessible registers to support power management | |
US5542053A (en) | Bridge interface between two buses of a computer system with a direct memory access controller programmed by a scatter/gather programmer | |
KR100420706B1 (ko) | 가변폭버스의동시적인액세스를이용하는다중프로세서시스템에서i/o제어를위한방법및시스템 | |
KR100420707B1 (ko) | 가변폭버스의동시적인액세스를이용하는다중프로세서시스템에서버스중재를위한방법및시스템 | |
US5857083A (en) | Bus interfacing device for interfacing a secondary peripheral bus with a system having a host CPU and a primary peripheral bus | |
US6636927B1 (en) | Bridge device for transferring data using master-specific prefetch sizes | |
US6272582B1 (en) | PCI-PCI bridge allowing controlling of a plurality of PCI agents including a VGA device | |
US5577230A (en) | Apparatus and method for computer processing using an enhanced Harvard architecture utilizing dual memory buses and the arbitration for data/instruction fetch | |
JPH10247163A (ja) | コンピュータ・システム及びそのメモリ管理方法 | |
GB2337141A (en) | Coupling devices to a bus bridge in an intelligent I/O controller | |
KR20050005553A (ko) | 내부 캐쉬 및/또는 메모리 액세스 예측을 지닌 메모리 허브 | |
EP1131732B1 (en) | A direct memory access engine for supporting multiple virtual direct memory access channels | |
KR19990029293A (ko) | 다중프로세서 시스템에서 가변폭 버스를 동시에 액세스하기 위한 방법 및 시스템 | |
US5887157A (en) | Local bus interface | |
JPS61211758A (ja) | マルチ・プロセツサ・システム | |
US5668957A (en) | Method and apparatus for providing virtual DMA capability on an adapter connected to a computer system bus with no DMA support | |
US6370616B1 (en) | Memory interface controller for datum raid operations with a datum multiplier | |
JPH09179780A (ja) | バースト可でキャッシュ不可のメモリアクセスを支援するマイクロプロセッサ装置 | |
JP3579149B2 (ja) | コンピュータシステム | |
US20030236941A1 (en) | Data processor | |
US5666556A (en) | Method and apparatus for redirecting register access requests wherein the register set is separate from a central processing unit | |
US5708815A (en) | DMA emulation via interrupt muxing | |
JPS63296158A (ja) | 情報処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040108 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040621 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040713 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040715 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120723 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |