SU1161952A1 - Устройство для вычисления логических функций - Google Patents

Description

Изобретение относится к вычислительной технике и автоматике и может быть использовано для создания логических программируемых контроллеров, для управления технологичес- 5 кими процессами, алгоритмы функционирования которых описываются логическими функциями, а также для моделирования цифровых устройств с целью их проверки и диагностики. 10

Цель изобретения - повышение быстродействия-.

В устройстве после приема входных и выдачи выходных переменных по каждому следующему управляющему 15 сигналу одновременно определяются результаты выполнения двухместных логических операций для каждого из уровней системы логических функций (СЛФ) / начиная с первого уровня 20

и вплоть до получения значений выходных переменных, причем каждое оригинальное сочетание операндов 9

двухместной логической операции из набора: Р? Р,- , 1 Р? Ру, Р?Р,·, 1Р? 25

Ρ* (Ь ₇ ТР;* , где * - операция ! или '8 ί,] = 1, 8, ι ΐ*) фиксирует-, ся только один раз в первом блоке памяти независимо от количества однотипных сочетаний на любом из зо уровней.

На основании системы логических функций определяются матрица оригинальных сочетаний операндов двухместной логической операции М1 (мат2

рица сочетаний), матрица инструкций М2 и матрица соответствия результатов операций последнего уровня номерам выходных сигналов М3 (матрица соответствия). Матрица сочетаний М1 и матрица инструкций М2 включают информацию о сочетаниях и инструкциях по всем уровням СЛФ.

СЛФ_? вычисляемые устройством, могут иметь вид

ι,

Ρ=νΠ > ΐ ^х I ^т >

где '- время начала выполнения очередного К-го шага вычисления логических функций; входные переменные, принятые на К -1-м шаге;

(-6 ) — выходные переменные,

принятые на к-1-м шаге.

Матрица сочетаний М1 имеет размерность ч χ где - число, равное количеству неодинаковьк операндов, используемых при вычислении СЛФ. Элемент матрицы при

ί έ 4 равен 1, если хотя бы в одной . из функций СЛФ, хотя бы на одной из уровней выполняется логическая операция над операндами О,-, 0·(0·#0^ )~

= 0^ * 0- где * - операция 1 или 8

В качестве операндов могут быть

3

1 161952

4

входные переменные, выходные переменные и промежуточные результаты. Элемент ⁼ θ при ί-?) а также

если логическая операция над о. , в данной С’ЛФ отсутствует.

Матрица инструкции М2 имеет размерность 5 * 2 где 5 - число уровней СЛФ, необходимых для вычисления значений выходных переменных, 0 _:число инструкций по выполнению логи- 10 ческих операций на Р-м уровне,

Р= 1,5 которое определяется числом пар выходов первого блока памяти, задействованных при вычислении данной СЛФ (каждая пара выходов оп- 15 ределяет одно или несколько оригинальных сочетаний операндов двухместной логической операции. Элемент матрицы ш₂р - ^Иг 4-разрадна^

-я инструкция на Р-м уровне. 20

Матрица соответствия М3 имеет размерность где Р - имеет то

же значение, что и в М2, ΐη - число значений выходных переменных, которое определяется количеством ло- 25

гических функций в СЛФ. Элемент матрицы тЗ_гравен Г, если в г-м разряде буферного регистра находится результат, соответствующий )-й выходной переменной. Элемент зо

в противном случае.

На фиг.1 представлена структурная схема устройства для вычисления логических функций; на фиг.2 структурная схема операционного блока; на фиг.З - алгоритм работы устройства, на фиг.4 - вариант.реализации блока управления.

Устройство (фиг.1) содержит регистр 1 входных сигналов, первую до

группу элементов И/2, группу эле- . ментов ИЛИ 3, первый блок 4 памяти, вторую группу элементов И 5, операционный блок 6, второй блок 7 памяти, регистр 8 числа уровней, буфер-45 ный регистр 9, дешифратор 10,блок 11 сравнения, третью группу элементов И 12, третий блок 13 памяти, счетчик 14 уровней и блок 15 управления. -50

Матрицы М1, М2 и М3„записываются соответственно р первый, второй и третий блоки памяти устройства, которые представляют собой перепрограммируемые постоянные запоминающие усу-дд ройства.

Операционный блок 6 (фиг.2) представляет собой набор однотипных

схем, каждая из которых содержит четырехразрядный регистр инструкции, и логическую схему, в состав которой входят два элемента НЕ, две группы элементов И, группа элементов ИЛИ, элемент ИЛИ. Количество однотипных схем в блоке определяется наибольшим числом оригинальных сочетаний операндов двухместной логической операции на всех уровнях для данной СЛФ независимо от количества повторений оригинальных сочетаний внутри данного и на других уровнях.

Операционный блок содержит группу регистров 16 инструкций, элементы НЕ 17, 18 и 19, группы элементов И 20, 21 и 22, группы элементов ИЛИ 23,

24 и 25, группы элементов' И 26, 27 и 28, элементы ИЛИ 29, 30 и 31. Элементы НЕ 17, группы элементов И 20, 26 и элементов ИЛИ 23, элемент ИЛИ 29 образуют узел выполнения инструкций.

Информация о выполняемых на данном уровне логических операциях поступает в регистры инструкций из второго блока памяти в следующем виде:

и_е

Каждая из инструкций И_р, η = 1,1 имеет следующую структуру: 1 и 2-й разряды содержат признаки вхождения первого и второго операндов соответственно (1 - без инверсии, 0 с инверсией), 3-й разряд - признан выполняемой операции (1 - выполняется операция В 0 - операция !), 4-й разряд - управление выдачей результата логической операции (1 результат операции передается в соответствующий разряд буферного регистра, 0 - в разряд буферного регистра заносится "О”).

Алгоритм работы устройства представлен на фиг.З и поясняет последо вательность выработки сигналов 1₀-1₄, а также действия, производимые по этим сигналам в соответствующих блоках устройства.

Блок 15 управления (фиг.4) содержит группу триггеров 32, генератор 33 импульсов, первый элемент И 34, второй элемент И 35, первый элемент 36 задержки, третий элемент И 37, второй элемент 38 задержки, группу

1161952

элементов И 39, элемент ИЛИ 40 и .

третий элемент 41 задержки.

Устройство работает следующим

образом.

По сигналу "Пуск" запускается блок 15 управления и начинает вырабатывать управляющие сигналы 1₀-1₊. Импульсом I устанавливают-ся в нулевое состояние буферный регистр 9, счетчик 14 уровней и заносится число уровней из второго блока 7 памяти в регистр 8 числа уровней-. По сигналу I, осуществляется прием входного слова в регистр входных сигналов 1 и выдача нулей с выходов третьей группы элементов И 12..Сигналом,I₂ осуществляется выдача с выходом первой группы элементов И 2 принятого входного слова, которое, пройдя через группу элементов ИЛИ 3, поступает на входы первого блока 4 памяти, с выходов которого сочетания в виде пар операндов поступают на входы операционного блока 6, а с выходов операционного блока 6 результаты логических операций парафазным кодом поступают на входы буферного регистра 9, где фиксируются как результаты операций первого уровня. Операции в блоке 6 выполняются под управлением 'инструкций регистров 16 инструкций. При установке в счетчике 14 уровней очередного кода сигнал с выхода дешифратора 19 выбирает инструкции уровня, соответствующего этому коду, которые передаются парафазным кодом в регистры 16 инструкций. Если на выходе блока ' 11 сравнения сигнал 8₁ = 0, то вырабатывается сигнал 1₃, по которому прибавляется единица в счетчик 14 уровней. После каждого переключения счетчика 14 уровней сигнал с дешифратора 1Ό выбирает инструкции ₄

соответствующего уровня, которые заносятся в регистры 16 инструкций. Сигнал 1₃ пройдя через третий элемент 41 задержки, поступает в виде сигнала 1₃ на элементы И второй группы 5, с выходов которой посредством этого сигнала выдаются промежуточные результаты из буферного регистра 9, которые через элементы ИЛИ группы 3 поступают на входы первого блока 4 памяти. Далее с выходов блока 4 памяти сочетания в виде пар операндов поступают на

входы операционного блока 6, с выхо дов которого парафазным кодом вновь подаются на входы буферного регистр 9, где фиксируются уже как результаты второго и последующего уровней В регистр 8 числа уровней заносится число уровней, уменьшенное на единицу, так как нуль в счетчике уровней соответствует первому уровню. При достижении последнего уровня на выходе блока 11 сравнения сигнал 8_η = 1. В этом случае, кроме сигналов 1^, 1^, которые управляют выполнением операций второго и последующих уровней, вырабатывается сигнал 1₄. Сигнал 1₄ инициируется сигналом 1₃ при наличии разрешения с блока 11 сравнения.(Сигнал 1_}, пройдя через первый элемент 36 задержки, поступает на третий элемент И 37 и далее на элемент ИЛИ 40, с выхода которого выдается управляющий сигнал 1₄. Для правильной работы устройства время задержки сигнала 1₃ при выработке сигнала 1₄ должно быть большим, чем при выдаче сигнала 1^. Время задержки 1^ относительно Ι₃ (д£₁) определяется временем занесения инструкций в регистры 16 инструкций с момента переключения счетчика 14 уровней по сигналу I и выдачи с соответствующего выхода дешифратора 10 сигнала выборки из второго блока 7 памяти инструкций нужного уровня. Время задержки сигнала 1₄ относительно 1₃ (дц) определяется временем передачи промежуточного результата через вторую группу элементов И 5, группу элементов ИЛИ 3, первый блок 4 памяти и операционный блок 6 вновь в буферный регистр 9 в виде очередного промежуточного результата. Тогда время задержки сигнала 1₄ относительно 1₃ будет ДС₃ = 41, + ДС₂.

После включения устройства первый сигнал 1₄ вырабатывается по сигналу 1₀.Сигнал 1₄ производит сброс в нуль счетчика 14 уровней, третьего и Четвертого триггеров группы триггеров 32. Затем блок 15 управления вырабатывает сигнал I? по которому вновь осуществляется прием очередного входного слова и опрос через третий блок 13 памяти буферного регистра 9. С выходов третьей группы элементов И 12“выдается полученное выходное слово. Далее следуют

8

входного слова. Останов устройства

осуществляется нажатием кнопки

"Стоп".

1161952

сигналы Ι_2> ΐ_3> 1^. Описанный

процесс работы устройства повторяется после каждого приема очередного

Фиг.1

Π 61952

N61952

Фиг .4

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОГИЧЕСКИХ ФУНКЦИЙ, содержащее регистр входных сигналов, операционный блок, первый и второй блоки памяти, блок управления, отличающееся тем, что, с целью повышения быстродействия, в него введены первая, вторая и третья группы элементов И, группа элементов ИЛИ, регистр числа уровней, буферный регистр, дешифратор, блок сравнения, счетчик уровней, третий блок памяти, причем выходы регистра входных сигналов соединены с первыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, вторые входы которых соединены . с выходами элементов И второй группы, а выходы - с адресными входами первого блока памяти, выходы которого соединены с первой группой информационных входов операционного блока, первая группа выходов второго блока памяти,соединена с второй группой информационных входов операционного блока, вторая группа выходов - с информационными входами регистра числа уровней, адресные входы- с выходами дешифратора, информационные входы буферного регистра соединены с группой выходов операционного блока, а информационные выходы - с первыми входами -элементов И второй группы и адресными входами третьего блока памяти, выходы которого соединены с первыми входами элементов И третьей группы, выходы регистра числа уровней соединены с первыми входами блока сравнения, выходы счетчика уровней соединены с входами дешифратора и с вторыми входами блока сравнения, выход равенства которого соединен с входом блока управления, первый выход блока управления соединен с управляющими входами регистра числа уровней и буферного регистра, второй выход - с управляющим входом регистра входных сигналов и с вторыми входами элементов И третьей группы, третий выход - с вторыми входами элементов И первой группы, четвертый выход - со счетным входом счетчика уровней, пятый выход с вторыми входами элементов И второй группы, шестой выход - с входом сброса счетчика уровней, информацион ные входы регистра входных сигналов соединены с входом устройства, выходы элементов И третьей группы - с' выходом устройства, причем операционный блок содержит группу регистров инструкции и группу узлов выполнения инструкций, каждый узел выполнения инструкции группы содержйт два эле.... зи .... 1161952

   мента НЕ, две группы элементов И, группу элементов ИЛИ и элемент ИЛИ, первые входы первого, второго, третьего и четвертого элементов И первой группы каждого узла выполнения инструкции соединены соответственно с прямым и инверсным выходами первого разряда и с прямым и инверсным выходами второго разряда соответствующего регистра группы, второй вход первого элемента И первой группы каждого узла выполнения инструкции непосредственно, а второй вход второго элемента И первой группы каждого узла выполнения инструкции через первый элемент НЕ соединены с соответствующим информационным входом первой группы входов операционного блока, второй вход третьего элемента И первой группы каждого узла выполнения инструкции непосредственно, а второй вход четвертого элемента И первой группы каждого узла выполнения инструкции через второй элемент НЕ соединены с соответствующим информационным входом первой группы входов операционного блока, первые и вторые входы первого и второго элементов ИЛИ каждого узла выполнения инструкции соединены с выходами соответственно первого, второго и третьего, четвертого элементов И первой группы каждого узла выполнения инструкции, выходы первого и второго элементов ИЛИ группы каждого узла выполнения инструкции соединены соответственно с первыми и вторыми входами третьего элемента ИЛИ каждого узла выполнения инструкции и первого элемента И второй группы каждого узла выполнения инструкции, первый вход второго элемента И второй группы каждого узла выполнения инструкции соединен с прямым выходом третьего разряда соответствующего регистра инструкций группы,второй вход - с выходом первого элемента И второй группы каждого узла выполнения инструкции, третий вход - с прямым выходом четвертого разряда соответствующего регистра инструкции группы, первый вход третьего элемента И второй группы каждого узла выполнения инструкции соединен с инверсным выходом третьего разряда соответствующего регистра инструкции группы,второй вход - с. выходом третьего элемента ИЛИ группы каждого узла выполне1161952

   ния инструкций, третий вход - с прямым выходом четвертого разряда соответствующего регистра инструкций группы, первый и второй входы элемента ИЛИ каждого узла выполнения инструкций соединены с выходами второго и третьего элементов И второй группы каждого узла выполнения инструкций, прямой и инверсный выходы элемента ИЛИ каждого узла выполнения инструкций соединены с соответствующими выходами группы операционного блока, информационные входы регистров инструкций группы операционного блока соединены с соответствующими информационными входами второй группы входов операционного блока, при этом блок управления содержит генератор импульсов, три элемента И, три элемента задержки, группу элементов И, группу триггеров, элемент ИЛИ, причем первые входы первого и второго элементов И блока управления соединены соответственно с прямым и инверсным выходами первого триггера группы, вторые входы первого и второго элементов И блока управления соединены с. выходом генератора импульсов, третий вход второго элемента Й блока управления соединен с прямым выходом второго триггера группы, вход пуска блока управления соединен с входами установки "1" первого и второго триггеров группы и с входом запуска генератора импульсов, вход останова блока управления соединен с входом установки "О" второго триггера группы, выход первого элемента И блока управления соединен с первым выходом блока управления, вход блока управления соединен с первым входом третьего элемента И блока управления, выход которого соединен с первым входом элемента ИЛИ блока управления,второй вход которого подключен к выходу первого элемента И блока управления, инверсный выход третьего триггера группы соединен с первым входом первого элемента И группы блока управления, а прямой выход с первыми’ входами второго и третьего элементов И группы блока управления, вторые входы первого, второго и третьего элементов И группы блока управления соединены с выходом второго элемента И блока управления, инверсный выход чет1 161

   вертого триггера группы соединен с третьими входами первого и второго элементов И группы блока управления, а прямой выход - с третьим входом третьего элемента И группы блока управления, выход первого элемента И группы блока управления соединен с вторым выходом блока и с входом установки "1" третьего триггера группы, выход второго элемента И группы блока управления соединен с третьим выходом блока и с входом установки "1” четвертого триггера группы, выход третьего элемента И группы блока управления сое952

   динен с четвертым выходом блока управления, а через первый элемент задержки - с вторым входом третьего элемента И блока управления и через третий элемент задержки - с пятым вькодом блока управления, выход элемента ИЛИ блока управления соединен с шестым вькодом блока управления и с входами установки "0" третьего и четвертого триггеров группы, вход установки "0" первого триггера группы соединен через второй элемент задержки с выходом первого элемента И блока управле ния.

   1