KR0134659B1 - 고속화한 시험패턴 발생기 - Google Patents

고속화한 시험패턴 발생기

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KR0134659B1
KR0134659B1 KR1019940036197A KR19940036197A KR0134659B1 KR 0134659 B1 KR0134659 B1 KR 0134659B1 KR 1019940036197 A KR1019940036197 A KR 1019940036197A KR 19940036197 A KR19940036197 A KR 19940036197A KR 0134659 B1 KR0134659 B1 KR 0134659B1
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오우라 히로시
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Abstract

본 발명의 목적은 시험패턴 발생기에 있어서, 복잡한 프로그램지정을 필요로 하지 않고, n배의 고속동작을 하는 시험패턴 발생기를 제공하는 것이다.
병렬연결된 n개의 명령을 각각 2개씩 종속적으로 연산하는 (n-1)개의 명령연산기를 설치한다. 그리고 각 명령연산기의 스텝마다 각 n개의 레지스터를 설치한다. 또한 상기 구성의 명령연산부(100)의 출력을 각 1입력단자에 접속하는 연산회로를 설치한다. 또한 상기 연산회로의 출력에 최소한 하나의 레지스터(205)를 설치하여 접속한다. 또한 상기 레지스터(205)의 출력을 상기 각 연산회로의 다른 입력단자에 접속한다. 상기 연산회로의 각 출력을 멀티플렉서(502)에 의해 다중화하여 꺼내는 다중화회로(5)를 설치한다. 또한 상기한 구성을 구비하여 고속화한 시험패턴 발생기를 구성한다.

Description

고속화한 시험패턴 발생기
제 1도는 본 발명의 시험패턴 발생기를 나타낸 블록도.
제 2도는 본 발명에 의한 명령연산기의 구성예를 나타낸 도면.
제 3도는 명령연산기의 연산기능을 나타낸 도면.
제 4도는 병렬화회로의 구성예를 나타낸 도면.
제 5도는 병렬화회로의 동작을 나타낸 타이밍차트도.
제 6도는 다중화회로를 나타낸 구성예를 나타낸 도면.
제 7도는 다중화회로의 동작을 나타낸 타이밍차트도.
제 8도는 프로그램예 1에 의한 동작예를 나타낸 도면.
제 9도는 프로그램예 2에 의한 동작예를 나타낸 도면.
제 10도는 종래의 연산부의 일예를 나타낸 도면.
제 11도는 프로그램예 1을 실행할 경우의 동작예를 나타낸 도면.
제 12도는 다른 종래예를 나타낸 도면.
제 13도는 프로그램예 1을 종래예로 실행할 경우의 동작예를 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
1,11,12,13,14 : 연산회로2,21,22,23,34 : 레지스터
3,4,7 : 제어회로5 : 다중화회로
6 : 병렬화회로31,41,42,43,44,71 : 프로그램기억부
32,45,72 : 클록발생부100 : 명령연산부
101,102,103 : 명령연산기200 : 누적연산부
201,202,203,204 : 연산기205 : 레지스터
301,302 : 명령디코더303 : 연산회로
304 : 앤드게이트305 : 오어게이트
본 발명은 반도체 시험장치에 탑재한 시험패턴 발생기에 있어서, 복잡한 프로그램지정을 필요로 하지 않고, 고속동작을 하는 고속화한 시험패턴 발생기에 관한 것이다.
반도체 시험장치에 사용하는 시험패턴은 일반적으로 장대하다. 또 메모리 시험에 있어서는 반복패턴이 많이 사용되는 경향이 있다. 또한 근래의 피시험장치의 고속화에 수반해서 발생패턴도 고속화가 요구되고 있다.
종래부터 시험패턴 발생기로서, 누적형의 연산회로를 사용하여 구성하고, 연산내용과, 그 반복회수를 프로그램하는 것으로, 장대한 패턴발생이 행해지고 있다.
제10도는 종래의 연산부의 일례이다. 2입력을 갖는 연산회로(1)의 한쪽 입력단자A에 프로그램기억부(31)에서 명령이 입력된다. 연산회로(1)의 출력단자에는 레지스터(2)를 설치하여 접속되어 있다. 상기 레지스터(2)의 출력단자는 상기 연산회로(1)의 다른 입력단자B에 접속되어 있다. 또, 상기 레지스터(2)의 클록입력단자에는 클록발생부(32)로 부터의 동작클록이 인가된다. 이와같은 구성에 의해 연산회로(1)의 출력에서 결과출력(X)이 얻어진다.
제11도는 프로그램예 1을 상술한 연산부에서 실행할 경우의 동작예이다. 최초로, 프로그램의 1행째에 X=0 이 기술되어, 초기치를 부여하고 있다. 다음 행에 +1 가산을 11회 반복하기 위해, 반복 11 × = X + 1 이 기술되어 있다. 3행째에는 출력치(X)가 불변(× 그대로)으로 하기 위해 X = X 가 기술되어 있다. 1회째에서는 = 0명령이, 프로그램기억부(31)에서 입력단자A에 주어지고, 연산회로(1)에서 연산을 한다. 연산회로내에서는 = 0명령의 경우에는 다른 입력단자B의 입력치를 무시하고, 0치를 대입하는 동작이 행해진다. 이 때문에 연산회로(1)의 출력 (X)치로서 0이 얻어진다. 이처럼 연산회로(1)의 명령입력으로서는 수치, 부호 및 명령세트로 이루어지는 명령입력이 행해진다.
다음에 레지스터(2)에 대해 동작클록이 인가된다. 이것에 의해 레지스터(2)는 0을 래치하고, 출력치가 0으로 된다. 이 수치는 연산회로(1)의 다른 입력단자 B에 인가된다. 제2회째의 명령은 +1가산이므로, 연산회로(1)에서는 (0+1)이 연산되고, 결과적으로 1을 얻는다. 이처럼 연산회로(1)에 있어서의 다른 입력단자B에는 수치와 부호만이 인가된다.
다음에 제3회째에서는 전회의 출력치(1)에 (+1)가산이 행해지므로, 결과로서 (2)가 얻어진다. 이처럼 (+1)가산이 11회 행해진다. 상술한 연산속도에 대해 보면 레지스터(2)에의 동작클록 인가에 의해, 레지스터출력이 반전하고, 그 값에 의거하여 연산회로(1)가 동작하여 출력치가 얻어진다. 이 시간 다음에 다음 회의 동작클록의 인가가 가능해진다. 이 루트가 쇼트패스를 구성하고 있다. 따라서 이 시간간격이 이 종래예에 있어서의 최대의 연산속도로 된다.
다음에 다른 종래예를 제12도에 도시한다. 본 예에서는 단순히 복수의 연산회로를 설치하여 고속화하는 방법이다. 단 각 연산회로에 대해서는 미리 각 명령입력을 프로그램 작성하여 준비해 둘 필요가 있다.
제12도에 도시한 것처럼, 연산회로(11)와 레지스터(21)와 프로그램기억부(41)로 이루어진 연산기능부를 4조 설치하고 있다. 그리고, 각 연산결과(X0,X1, X2, X3)를 다중화회로(5)에 입력한다. 상기 다중화회로(5)는 제6도에 나타낸 구성을 가지고 있다. 이 다중화 회로에 있어서는 카운터(501)에서 동작클록을 2비트로 꺼낸다. 멀티플렉서(502)에서는 이 2비트를 셀렉트신호로서 사용하고, 각 입력신호(X0,X1, X2, X3)를 멀티플렉스로서 결과출력(X)으로서 출력한다. 제7도는 다중화회로의 동작을 나타낸 타이밍 차트이다. 이 도면에서 알 수 있듯이 각 입력단자(X0,X1, X2, X3)에 있어서의 신호(a, b, c, d)의 동작속도에 대해 출력신호단자 X에 있어서의 신호(a, b, c, d)는 4배의 동작속도로 꺼낼 수 있다.
제13도는 프로그램예 1을 이 종래예에서 실행할 경우의 동작예이다. 연산회로(11)에 부여하는 프로그램기억부(41)의 초기치는
X0= 0이며, 프로그램기억부(42)의 초기치는
X1= 1이며, 프로그램기억부(43)의 초기치는
X2= 2이며, 프로그램기억부(44)의 초기치는
X3= 3이다. 따라서 제1회째의 연산회로(11,12,13,14)의 출력치는 각 대입치(0,1,2,3)이 그대로 출력한다.
다음에 회로(11)에 부여하는 프로그램기억부(41)의 다음의 값은
반복 2 X0 = X0 + 4 이며, 프로그램기억부(42)의 다음의 값은,
반복 2 X1 = X1 + 4 이며, 프로그램기억부(43)의 다음의 값은
반복 2 X2 = X2 + 4 이며, 프로그램기억부(44)의 다음의 값은
X3 = X3 + 4 이다. 따라서, 제2회째의 연산회로(11,12,13,14)의 출력치는 각 연산결과(4,5,6,7)가 출력한다.
다음에 회로(11)가 출력하는 다음의 값은 반복 2 X10 = X0 + 4이므로 8을 출력하고, 회로(12)가 출력하는 다음의 값은
반복 2 X1 = X1 + 4이므로 9를 출력하고, 회로(13)가 출력하는 다음의 값은
반복 2 X2 = X2 + 4이므로 10을 출력하고, 회로(14)가 출력하는 다음의 값은
X3 = X3 + 3이므로, 10을 출력한다.
상술한 바와 같이 종래예 1과 비교하면 동작속도는 n배(이 종래예에서는 4배)로 되지만, 프로그램기억부(41,42,43,44)에 있어서의 프로그램 전개는 복잡해진다.
본 발명은 상술한 바와같은 종래의 기술이 갖는 문제점을 감안하여 이루어진 것으로서, 시험패턴 발생기에 있어서, 복잡한 프로그램지정을 필요로 하지 않고, n배의 고속동작을 하는 시험패턴 발생기를 제공하는 것이다.
(실시예 1)
본 발명에 의하면 시험패턴 발생기에 있어서, 병렬한 n개의 명령(i0, i1, i2, i3)을 각기 2개씩 종속적으로 연산하는 (n-1)개의 명령연산기(101,102,103)를 설치한다. 그리고 각 명령연산기의 스텝별로 각 n개의 레지스터를 설치한다. 그리고 상기 구성의 명령연산부(100)의 출력(i0C, i1C, i2C, i3C)을 각 1입력단자에 접속하는 연산회로(201,202,203,204)를 설치한다. 그리고, 상기 연산회로의 출력에 최소한 하나의 레지스터(205)를 설치하여 접속한다. 그리고 상기 레지스터(205)의 출력을 상기 각 연산회로(201,202,203,204)의 다른 입력단자에 접속한다. 그리고, 상기 연산회로(201,202,203,204)의 각 출력(X0,X1, X2, X3)을 멀티플렉서(502)에 의해 멀티플렉스로서 꺼내는 다중화회로(5)를 설치한다. 그리고, 상기한 구성을 구비하여, 고속화한 시험패턴 발생기를 구성한다.
(실시예 2)
명령연산기(101)로서 다음의 구성으로 한다. 먼저 연산회로(303)의 1입력단자에 앤드게이트(304)를 설치하여 접속한다. 그리고 상기 앤드게이트(304)의 1입력단자에는 입력명령 0을 인가한다. 그리고, 입력명령0에서 부호와 대입명령을 검출하는 명령디코더(301)를 설치한다. 그리고 상기 대입명령신호를, 오어게이트(305)를 설치하여 접속한다. 그리고, 입력명령(1)에서 부호와 대입명령을 검출하는 명령디코더(302)를 설치한다. 그리고, 상기 대입명령신호를, 상기 오어게이트(305)의 다른 입력단자에 접속한다. 그리고, 상기 명령디코더(302)의 대입명령신호의 반전신호를 상기 앤드게이트(304)의 다른 입력단자에 접속한다. 그리고 상기 오어게이트(305)의 출력과, 상기 연산회로(3030)와의 출력을 연산결과1로서 다음 단에 출력하여, 명령연산기(101)를 구성한다. 이 명령연산기를 갖는 고속화한 시험패턴 발생기를 구성한다.
(실시예 3)
상기 실시예 1에 있어서, 명령연산기(101,102,103)의 구성은 상기 실시예 2의 구성에 의한 명령연산기로 이루어진 고속화한 시험패턴 발생기를 구성한다.
본 발명에 의하면 이상과 같이 구성하고 있으므로, 명령입력의 동작속도는 명령연산부(100)에 있어서의 상기 명령입력의 동작속도에 비해 4배의 속도로 설정할 수 있다. 그리고, 다중화회로(5)의 연산출력(X)도 이 4배의 속도로 꺼낼 수 있다. 즉, 종래에 비해 4배의 동작속도롤 연산할 수 있다. 또, 명령입력은 종래의 명령스텝을 그대로 사용할 수 있고, 프로그램이 복잡해지는 일이 없다.
본 발명의 실시예에 대해 도면을 참조하여 설명한다.
제1도는 본 발명의 시험패턴 발생기를 나타낸 블록도이다. 본 실시예에 있어서는 4배로 고속화한 예(일반적으로는 n배)를 나타낸다. 제1도에 도시한 것처럼 프로그램기억부(71)로 부터의 명령입력(iX)을 4개의 병렬한 명령(i0, i1, i2, i3)으로 분배하는 병렬화회로(6)를 설치한다. 병렬화회로(6)는 제4도와 같은 구성예로 실현할 수 있다. 먼저 카운터(401)를 설치하고, 동작클록을 부여한다. 카운터(401)로 동작클록을 2비트로 꺼내어 디코더에 부여한다. 디코어(402)에서는 이 2비트를 4개의 신호로서 발생하고, 레지스터(411,412,413,414)의 각 클록 단자에 부여한다. 이때문에 각 레지스터는 명령입력신호(iX)를 각기 4배의 주기동안 유지한다. 각 명령입력은 다시 레지스터(421,422,423,424)에서 정시(整時)하여 각 신호(i0, i1, i2, i3)로서 꺼낸다.
제5도는 병렬화회로의 동작을 나타낸 타이밍 차트이다. 명령입력신호(iX)의 4개의 명령스텝(a, b, c, d)은 각기 4배의 주기를 갖는 명령입력(a, b, c, d)를 갖는 신호(i0, i1, i2, i3)로 된다.
다음에 4개의 명령입력(i0, i1, i2, i3)에 의거하여 연산을 하는 명령연산부(100)를 설치한다. 명령입력(i )와 (i₁)은 2입력의 명령연산기(101)에 입력한다. 본 발명에 의한 명령연산기(101)의 구성예를 제2도에 나타낸다. 제2도에 도시한 것처럼 연산회로(303)의 1입력단자A에 앤드게이트(304)를 설치하여 접속한다. 앤드게이트(304)의 1입력단자에는 입력명령0이 인가된다. 이 명령0은 수치 외에 부호를 포함하며, 또 대입을 나타내는 명령세트를 포함하고 있다. 명령디코더(301)는 이 가운데 명령0의 〔부호〕나 〔대입〕을 검출한다. 검출한 부호(+/­)는 연산회로(303)에 부여한다. 또 검출단 〔대입〕신호는 오어게이트(305)를 설치하여 접속한다. 다음에 연산회로(303)의 다른 입력단자B에는 입력명령(1)을 인가한다. 또, 명령디코더(302)는 명령 1의 〔부호〕나 〔대입〕을 검출한다. 검출한 부호(+/­)는 연산회로(303)에 부여한다. 또, 검출한 〔대입〕신호는 오어게이트(305)의 다른 입력단자에 접속한다. 또한 당해 검출한 명령1의 〔대입〕신호는 반전하여 앤드게이트(304)에 입력한다. 이것에 의해 명령1측에 〔대입〕신호가 포함되어 있을 경우에는 명령 0측은 무시되어, 연산회로(303)가 동작하게 된다.
그리고, 오어게이트(305)의 출력은 다음단의 〔대입〕신호로 되고, 연산회로(303)에서 연산한 수치나 부호와 함께 연산결과 1로 된다.
여기서, 명령연산기(101)의 연산기능을 제3도에 나타낸다. 연산명령의 종류로서는 (1)가산명령, (2)감산명령, (3)대입명령, (4)연산 없음으로 분류할 수 있다. 명령0과 명령1이 주어졌을 경우는 표에 나타낸 연산결과 1이 얻어진다.
제1도에 도시한 것처럼 명령연산기(101)의 출력은 레지스터를 설치하여 접속한다. 이 출력결과는 (ila)로 된다. 또, 각 명령입력(i1, i2, i3)에 대응하여, 레지스터를 설치하고, 출력결과(i0a, i2a, i3a)를 얻는다. 이들 출력결과(i1a, i2a)에 대해서도 역시 명령연산기(102)를 설치하여 접속한다. 레지스터를 통해 이 출력결과(i2b)를 얻는다. 역시 출력결과(i2b, i3b)에 대해서도 명령연산기(103)를 설치해서 접속하고, 레지스터를 통해 출력결과(i3c)를 얻는다. 이처럼 4명령 입력에 대해서는 3개(n-1)의 명령연산기(101,102,103)를 설치하여, 명령연산부(100)를 구성한다.
다음에 상기 명령연산부(100)의 출력치(i0c, i1c, i2c, i3c)에 의거하여 누적연산을 하는 누적연산부(200)를 설치한다.
누적연산부(200)는 1개의 누적레지스터(205)와, 4개(n)의 연산기로 이루어진다. 각 연산기(201,202,203,204)의 1입력단자는 상기 명령연산부(100)의 각 출력(i0c, i1c, i2c, i3c)에 각기 접속한다. 상기 연산기(201,202,203,204)의 다른 입력단자는 공통으로, 레지스터(205)의 출력에 접속한다. 또, 당해 레지스터(205)의 입력단자는 상기 연산회로(204)(최종의 연산회로)의 출력에 접속한다. 이와 같이 누적연산부(200)를 구성하여 출력결과(X1, X2, X3, X4)를 얻는다. 그리고 누적레지스터(205)는 전체에 공통으로 1개를 설치하여 구성했지만, 각 연산기(201,202,203,204)마다 n개 설치하여 구성해도 된다.
다음에 상기 누적연산부(200)의 출력치(X0, X1, X2, X3)를 멀티플렉스하여 4배의 속도로 출력하고, 연산출력(X)으로서 꺼내는 다중화회로(5)를 설치한다.
다중화회로(5)는 제6도에 도시한 구성예로 실현할 수 있다. 제7도는 다중화회로의 동작을 나타내는 타이밍차트이다. 그리고 연산출력(X)을 얻는다.
제8도에 프로그램예1에 의한 동작예를 나타낸다. 명령병렬입력(i0, i1, i2, i3)의 제1회째는 =0, +1, +1, +1이다.
명령연산기(101)에 있어서는 (=0+1)에서 =1이 얻어진다. 다음에 명령연산기(102)에 있어서는 (=1+1)에서 =2가 얻어진다. 다음에 명령연산기(103)에 있어서는 (=2,+1)에서, =3이 얻어진다. 다음에 누적연산기(201)에서는 이 출력치(i0c)를 레지스터(205)에 있어서의 누적치로서 동작하므로, 연산기(201)에서는 (3+1)에서, 4가 출력된다. 이처럼 차례로 명령연산이 행해진다.
제9도는 다른 프로그램예2에 의한 동작예를 나타낸다. 초기치0에서 시작되어, 가산명령을 4회 실행한 다음, 다음의 초기치 8이 설정되고, 감산명령을 6회 실행한다. 이처럼 도중에서 대입명령이 섞였을 경우에도, 지장없이(앞의 연산의 영향을 받는 일없이)연산명령을 속행할 수 있다.
상술한 바와같이, 명령입력(iX)의 동작속도는 명령연산부(100)에 있어서의 각 명령입력(i0, i1, i2, i3)의 동작속도에 비해, 4배의 속도로 설정할 수 있다. 또한 다중화 회로(5)의 연산출력(X)도 이 4배의 속도로 출력가능하다. 즉, 종래에 비해 4배의 동작속도롤 연산할 수 있다. 또, 명령입력은 종래의 명령스텝을 그대로 사용할 수 있고, 프로그램이 복잡해지는 일이 없다.
본 발명은 이상 설명한 바와 같이 구성되어 있으므로, 다음에 기재하는 효과를 거둔다. 시험패턴 발생기에 있어서, 복잡한 프로그램지정을 필요로 하지 않으며, n개의 고속동작을 하는 시험패턴 발생기를 제공할 수 있다.

Claims (3)

  1. 병렬로 연결된 n개의 명령(i0, i1, i2, i3)을 각기 2개씩 종속적으로 연산하는 (n-1)개의 명령 연산기(101,102,103)를 설치하고, 각 명령연산기의 스텝마다 각 n개의 레지스터를 설치하고, 상기 구성의 명령연산부(100)의 출력(i0c, i1c, i2c, i3c)을 각 1입력단자에 접속하는 연산회로(201,202,203,204)를 설치하고, 상기 연산회로의 출력에 최소한 하나의 레지스터(205)를 설치하여 접속하고, 상기 레지스터(205)의 출력을 상기 각 연산회로(201,202,203,204)의 다른 입력단자에 접속하고, 상기 연산회로(201,202,203,204)의 각 출력(X0, X1, X2, X3)을 멀티플렉서(502)에 의해 멀티플렉스로서 꺼내는 다중화회로(5)를 설치한 것을 특징으로 하는 고속화한 시험패턴 발생기.
  2. 명령연산기(101)로서, 연산회로(303)의 1입력단자에 앤드게이트(304)를 설치하여 접속하고, 상기 앤드게이트(304)의 1입력단자에는 입력명령0을 인가하며, 입력명령0에서 부호와 대입명령을 검출하는 명령디코더(301)를설치하고, 상기 대입명령신호를 오어게이트(305)를 설치하여 접속하고, 입력명령1에서 부호와 대입명령을 검출하는 명령디코더(302)를 설치하며, 상기 대입명령신호를 상기 오어게이트(305)의 다른 입력단자에 접속하고, 상기 명령디코더(302)의 대입명령신호의 반전신호를 상기 앤드게이트(304)의 다른 입력단자에 접속하며, 상기 오어게이트(305)의 출력과 상기 연산회로(303)의 출력을 연산결과1로서 다음단에 출력하는 것을 특징으로 하는 명령연산기(101)를 갖는 고속화한 시험패턴 발생기.
  3. 제1항에 있어서, 명령연산기(101,102,103)의 구성은 상기 청구항2의 명령연산기로 이루어진 고속화한 시험패턴 발생기.
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