SU728134A1 - Устройство дл контрол логических схем - Google Patents

Description

Изобретение относитс  к области контрольно-измерительной техники и цифровой вычислительной техники и может быть применено при производственном или эксплуатационном диагностировании логических схем. Известны устройства дл  ксУнтрол  функционировани  логических схем, содержащие блок управлени , блок анализа, блоки ввода и входные и выходные блоки 1 и 2 . Наиболее близким по технической сущности к данному изобретению  вл етс  устройство дл  контрол  логи еских схем, содержащее последовательйо соединенные генератор импульсов , делитель частоты и первый блок управлени , а также блок ввода, выход которого соединен с первыми входами первогоИ второго регистров, блок сравнени , соединенный первыми входами с выходами второго регистра вторыми входами - со входами устройства , а выходом- - со вторым входом первого блока управлени , и блок регистрации 3. Недостатком известных устройств  вл ютс  существенные потери времени на регис1рацита неисправностей. Целью изобретени   вл етс  повышение быстродействи  и надежности устройства. Поставленна  цель достигаетс  тем, что в предлагаемое устройство .введены дешифратор, счетчик, блок буферной пам ти и три канала, состо щие из последовательно соединенных триггера, ключа и. второго блока управлени , выходы второго блока управлени  первого канала подключены к первому входу блока регистрации и к первому входу блока буферной пам ти, вторые входы которого соединены с выходами счетчика и с первыми входами дешифратора, соединенного вторым входом и выходами с первым выходом первого блока управлени  и с третьими входами блока сравнени  соответственно, первый выход блока управлени  второго канала подключен к третьему входу блока буферной пам ти, второй выход - ко входу счетчика, а второй вход - к выходу блока сравнени , первые выходы второго блока управлени  третьего канала подсоединены ко вторым входам первого и второго регистров, а второй выход - ко входу блока ввода, первый

и второй выходы блока буферной пам ти соединены соответственно со вторым входом блока регистрации и с третьим входом первого блока управлени , причем в каждом канале входы триггеров подключены ко вторым выходам первого блока управлени , вто рые входы ключей - к соответствующим выходам частоты, а один из выходов вторых блоков управлени  к четвертым входам первого блока управлени .

На чертеже представлена блоксхема предлагаемого устройства, содержаща  генератор импульсов 1, делитель частоты 2, первый блок управлени  3, ключи 4., 5 и б, триггеры 7, 8 и 9, вторые блоки управлени  10, 11 и 12, блок ввода 13, первый 14 и второй 15 регистры, блок сравнени  16, к;онтралируема  логическа  схема 17, дешифратор 18, счетчик 19, блок буферной пам ти 20 и блок регистрации 21.

Устройство работает следующим образом.

Импульсы с генератора 1 поступают на вход делител  2, на выходах которого образуютс  импульсы такти ,ровани  блоков 3, 10, 11 и 12.

Блок 3 после приведени  устройства в исходное состо ние (св зь на чертеже не показана)устанавливае триггер 9 в единичное состо ние, который открывает ключ б и тактовые импульсы с делител  2 поступают на блок 12, который воздейству  на бло 21 и блок 20, управл ет печатью исходных данных о схеме 17. ,

Условие окончани  печати подаетс  на вход блока 3, который устанавливает триггер 9 в нулевое состо ние , а триггер 7 - в единичное состо ние . Тактовые импульсы определенной частоты через ключ 4 поступают на блок 10, который управл ет . блоком 13 и распределением входной информации в регистр 14 и выходной - в регистр 15. После окончани  ввода -программы блок 10 выдает сигнал окончани  своей работы, по которому блок 3 закрывает ключ 4 через триггер 7 и выдает сигнал общего опроса на управл ющий вход

дешифратора 18. .

В результате действи  этого сигнала по входам, св занным с выходами дешифратора 18, блок 16 открыт и в случае по влени  хот  бы одной неисправности на выходах блок 16 по вл етс  сигнал рассогласовани . Этот сигнал поступает на вход блока 3, который запускает через триггер 8 и ключ 5 блок 11. Блок 11 запускает счетчик 19, который через дешифратор i 18 по очереди опрашивает входы блока 16 и в случае по влени  сигнала неисправности хот  бы

на одном выходе контрол  записывает

показани  счетчика 19 в блок 20. После окончани  опроса блок 11 выдает в блок 3 сигнал конца своей работы и блок 3 запускает одновременно блок 10 и блок 12, который управл ет переписью содержимого блока 20 в блок 21. Если за врем  ввода программы следующего цикла информаци  не успела переписатьс , то блок 3 после ввода программы ждет конец

печати и только после выдает сигнал общего опроса.

Устройство позвол ет повысить скорость работы за счет совмещени  проведени  медленных операций ввода информации и регистрации неисправностей и. применению максимально возможных частот работы управл ющих автоматов, определ емых быстродействием управл емых блоков. Устройство обладает более высокой ремонтопригодностью , т.е. выход из стро  автомата печати и автомата опроса не означает полной потери работоспособности устройства; устройство может вести отбраковку блоков по принципу

функционирует - не функционирует , при отказе блока 11 судить о состо нии контролируемого блока можно по сигналу с блока 16. При этом печатаетс  номер проверки, а выход на

котором есть неисправность не определ етс .

Claims (3)

1. Формула изобретени 

   Устройство дл  контрол  логических схем, содержащее последовательно соединенные генератор импульсов, делитель частоты и первый блок управлени , а также блок ввода, выход которого соединен с первыми входами

   0 первого и второго регистров, блок сравнени , соединенный первыми входами с выходами второго регистра, вторыми входами - со входами устройства , а выходом - со вторым входом

   5- первого блока управлени , и блок

   регистрации, отличающеес  тем, что, с целью повышени  быстродействи  и надежности устройства, в него введены дешифратор, счетчик,

   л блок буферной пам ти и три канала, состо щие из последователь-но соединенных триггера, ключа и второго блока управлени , выходы второго блока управлени  первого канала подключены к первому входу блока регистрации и к первому входу блока буферной пам ти, вторые входы которого соединены с выходами счетчика и с первыми входами дешифратора, соединенного вторым входом и выхо 0 дами с первым входом первого блока управлени  и с третьими входами блока сравнени  соответственно, первый выход второго блока управлени  второ го канала подключен к третьему

   65 входу блока буферной пам ти, второй

   выход - ко входу счетчика, а второй вход - к выходу блока сравнени , первые выходы второго блока управени  третьего канала подсоединены ко вторым входам первого и второго регистров, а второй выход - ко входу блока ввода, первый и второй выходы блока буферной пам ти соединены соответственно со вторым входом блока регистрации и с третьим входом первого блока управлени , причем в каждом канале входы триггеров подключены ко вторым выходам первого блока управлени ,вторые входы клю

   чей - к соответствующим выходам делител  частоты, а одни из выходов вторых блоков управлени  - к четвертым входам первого блока управлени .

   Источники информации, прин тые во внимание при экспертизе

   1, Авторское свидетельство СССР №370609, кл. G 06 F 11/04, 1970.
2. 2,Авторское свидетельство СССР №441532, кл. G ОД R 31/28, 1972.

   6
3. 3.Авторское)свидетельство СССР №243342, кл, G 01 R 31/28, 1969 (прототип),