(54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ Изобретение относитс к вычислительной технике и предназначено дл осуществлени функционального контрол БИС и логических блоков ЭВМ. Известны специальные логические вычислительные устройства дл функционального контрол , содержащие входной регистр, блок пам ти, блок сравнени и выходной регистр 1. Недостатком известного устройства вл етс низка достоверность контрол , обусловленна частотой выдачи управл ющих сигналов на объект контрол , ниже по сравнению с рабочей частотой функционировани объекта. Наиболее близким к предлагаемому техническим рещением вл етс специальное логическое вычислительное устройство дл функционального контрол , содержащее входной регистр, управл ющий элемент И, генератор, триггер запуска, группа элементов ИЛИ, а в каждом канале блок сравнени ., блок пам ти и выходной регистр 2. Недостатком данного устройства вл етс низка достоверность контрол , обусловленна низкой частотой выдачи контрольФУНКЦИОНАЛЬНОГО СХЕМ ных сигналов на объект и обработки сигналов реакции объекта контрол по сравнению с рабочей частотой функционировани объекта. Цель изобретени - повыщение достоверности . Указанна цель достигаетс за счет того , что в устройство дл функционального контрол интегральных схем, содержащее многоканальное устройство дл функционального контрол интегральных схем, содержащее входной регистр, информационные входы которого соединены с группой входов убтройства, а управл ющий вход подключен к выходу управл ющего элемента И, входы которого соединены соответственно с выходами генератора и триггера запуска , единичный вход которого соединен с запускающим входом устройства, группу элементов ИЛИ, выходы которых соединены с группой выходов устройства, а каждый канал содержит блок сравнени , пам ти и выходной регистр, причем перва группа вхо дов блока сравнени данного канала соединена с выходами входного регистра, втора группа входов блока сравнени подключена к первой группе выходов пам ти этого же канала, втора группа выходов которой соединена с информационными входами выходного регистра этого канала, одноименные выходы выходных регистров всех каналов подключены ко входам соответствующего элемента ИЛИ группы, введены элемент ИЛИ и распределитель, а в каждый канал введены три элемента И, триггер, причем, выход элемента ИЛИ соединен с нулевым входом триггера запуска, а вход распределител подключен к выходу управл ющего элемента И, в каждом канале первый вход первого элемента И соединен с выходом блока сравнени этого же канала, второй вход первого элемента И каждого канала соединен с соответствующим выходом распределител , выход первого элемента И каждого канала подключен к единичному входу триггера этого же канала, нулевой вход которого соединен с соответствующим выходом распределител , единичный и нулевой выходы триггера каждого канала подключены к первым входам соответственно второго и третьего элементов И этого же канала , вторые входы которых объединены и подключены к соответствующему выходу распределител , выход второго элемента И каждого канала соединен с управл ющими входами блока сравнени и выходного регистра этого же канала, а выход третьего элемента И подключен к соответствующему входу элемента ИЛИ, управл ющий вход пам ти и вход считывани выходного регистра соединены с соответствующими выходами распределител . На чертеже представлена блок-схема уст ройства дл функционального контрол . . Устройство содержит входной регистр 1, управл ющий элемент И 2, генератор 3, триггер 4 запуска, группу элементов ИЛИ 5, блок сравнени 6 и пам ти 7, выходные регистры 8, элемент ИЛИ 9, распределитель 10, элементы И 11, триггеры 12, элементы И 13 и элементы И 14. Блок 6 сравнени , блок пам ти 7, выходной регистр 8, элементы И 11 -14 и триггер 12 составл ют один канал. Функционирование специального логического вычислительного устройства дл функционального контрол осуществл етс следующим образом. В блок 7 пам ти i-ro канала, где 1 I N записаны наборы управл ющих и контрольных сигналов теста с номерами i, N + i, 2N + и т. д. Предварительно, в блок 7 пам ти каждого канала выбраны первые наборы управл ющих и контрольных сигналов . Далее, во всех каналах, кроме N-ro осуществл етс запись выбранных наборов управл ющих и контрольных сигналов в соответствующие выходные регистры 8 и регистры блоков 6 сравнени . После этого, во всех блоках 7 пам ти, кроме (N-1)-го И N-ro каналов, выбираютс вторые наборы управл ющих и контрольных сигналов. Затем, из выходного регистра 8 первого канала через элементы ИЛИ 5 на объект контрол подаетс первый набор управл ющих сигналов, п триггер 5 запуска устанавливаетс в единичное состо ние, вследствие чего снимаетс блокировка с управл ющего элемента И 2 и выход генератора 4 подключаетс ко входу распределител 10 и входного регистра 1. При этом, входной регистр 1 функционирует по переднему фронту единичного логического уровн , вырабатываемого генератором 4, а распределитель 10 - по заднему фронту указанного единичного логического уровн . Вследствие этого, в первом такте осуществл етс запись во входной регистр 1 первого набора выходных сигналов объекта контрол , который сравниваетс в блоке б первого канала с первым набором контрольных сигналов, поданных с выходов соответствующего блока 7 пам ти и хранимых в регистре указанного блока 6 сравнени . По первому сигналу распределител 10 результат сравнени через элемент И 11 первого канала запоминаетс на соответствующем триггере 12, предварительно установленном в нулевое состо ние. Одновременно с этим осуществл етс запись в выходной регистр 8 N-ro канала набора управл ющих сигналов и выборка очередного набора управл ющих и контрольных сигналов в блоке 7 пам ти (N1 - 1)-го канала , а также подача из выходного регистра 8 второго канала через элементы ИЛИ 5 на объект контрол второго набора управл ющих сигналов. Во втором такте осуществл етс запись во входной регистр 1 второго набора выходных сигналов объекта контрол , который сравниваетс в блоке 6 второго канала с вторым набором контрольных сигналов поданных с выходов соответствующего блока 7 пам ти и хранимых в регистре указанного блока 6 сравнени . По второму сигналу распределител 10 результат сравнени через элемент И 11 второго канала запоминаетс на соответствующем триггере 12, предварительно установленном в нулевое состо ние. Одновременно с этим осуществл етс анализ содержимого триггера 12 первого канала с помощью разблокировки элемента И 13 и элемента И 14 этого же канала. При совпадении первых наборов выходных сигналов объекта контрол и контрольных сигналов на блоке 6 сравнени первого канала, т. е. при правильном функционировании объекта контрол триггер 12 первого канала будет находитьс в единичном состо нии, в результате чего при помощи единичного логического уровн с выхода соответствующего выходного элемента И 13 будет осуществлена запись очередного набора управл ющих и контрольных сигналов в выходной регистр 8 и в регистр
блока 6 сравнени этого канала. Одновременно , по второму сигналу распределител 10, осуществл етс выборка очередного набора управл ющих и контрольных сигналов в блоке 7 пам ти N-ro канала, а также подача нз выходного регистра 8 третьего канала через элементы ИЛИ 5 на объект контрол третьего набора управл ющих сигналов . При неправильном функционировании объекта контрол триггер 12 первого канала будет находитьс в нулевом состо нии, в результате чего при помощи единичного логического уровн с выхода соответствующего элемента И 14 через элемент ИЛИ 9 триггер 5 запуска будет переведен в нулевое состо ние. Вследствие этого генератор 4 будет отключен от распределител 10. Дальнейщее функционирование специального логического вычислительного устройства дл функционального контрол осуществл етс аналогично. При этом, каждый i-тый сигнал распределител 10 устанавливает триггер 12 (i-2)-го канала в исходное нулевое состо ние .