SU1508215A1 - Устройство дл контрол хода программ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем. Цель изобретени  - повышение достоверности контрол . Устройство содержит блок 4 формировани  сигнатуры, блок 5 пам ти, дешифратор 6, блок 7 сравнени  и элемент И 8. Устройство позвол ет обнаруживать ошибки, про вл ющиес  в виде замены одной точки сли ни  другой. 1 з.п. ф-лы, 7 ил.

Description

С71

О

9° ю

СП

3150

Изобретение относитс  к вычислительной технике и мозкет быть исполь- зованр при построении надежных микропроцессорных систем,

Цель изобретени  - повышение достоверности контрол .

На фиг.1 приведена схема устройства дл  контрол  хода программ; на фиг,2 - схема блока формировани  сигнатур; , на фиг.З - пример конкретного выполнени  блока формировани  сигнатур; на фиг.4 - схема формировател  контрольного кода; на - пример конкретного вьшолнени  блока сумматоров по модулю два; на фиг.6 - схема алгоритма; на фиг,7 - таблица, по сн юща  логику работы формировател  контрольного кода.

Устройство содержит (фиг.1) груп- пу адресных входов 1, группу инфор-. мационных входов 2, тактовый вход 3, блок 4 формировани  сигнатур, блок 5 пам ти, дешифратор 6, блок 7 сравнени , элемент И 8 и вьрсод 9 сигна- ла ошибки. Дешифратор 6 имеет пер- вьй 10 и второй 11, выходы.

Блок 4 формировани  сигнатур (фиг.1 и 2) образуют.формирователь 12 контрольного кода, блок 13 пам - ти и мультиплексор 14.

Формирователь 12 контрольного кода (фиг.З) содержит N регистров 15 разр дностью 3log,jI- где L - степень простого числа, блоки 16-18 ум- иожени , сложений и делени  в поле GF(L), причем величины, на которые происходит умножение и деление в со- ответствующих блоках 16 и 18, однозначно определ ютс  элементами сопровождающей матрицы. Последн  , в свою очередь, однозначно определ етс  видом образующего многочлена с козффи г циентами из пол  GF(L). Число регист- gpB 15 ра.вно степени образующего многочлена .

При формирователь контрольного кода (фиг.4) содержит блок 19 сумматоров по модулю два и N-разр дный регистр 20.

При и 9 (х)х - -х +1 блок 19 сумматоров по модулю два содержит (фиг.З) четыре сумматора 21 по модулю два (п - разр дность шины данных микропроцессорной системы). : Если блок 4 формировани  сигнатур имеет структуру, показаннзт на фиг.1 устройство работает следующим образом .

54

Перед началом работы последова- тельностные элементы блока 1.2 устанавливаютс  в начальное состо ние S, Цепь установки в исходное состо ние на фкг.1 не показана. Адресные входы 1 подключаютс  к шине адреса микропроцессорной системы, информационные входы 2 устройства - к шине данных, а тактовый вход 3 - к линии сигнала чтени  пам ти.команд- шины управлени  системы. Выход 9 сигнала ошибки может быть подан на вход прерывани  систет мы.

Контроль хода выполнени  программы осуществл етс  путем сравнени  в заданных контрольных точках контрольного кода, сформированного из всех слов программы, предшествующих контрольной точке и считанных из пам ти команд системы, с эталонным контрольным числом, сформированным блоком 5 из кода адреса соответствующей контрольной точки. Если сформированный в блоке 12 контрольньй код (сигнатура) совпадает с кодовым эталоном, сформированным блоком 5, то программа вьтолн етс  правильно, в противном случае на выходе 9 устройства по вл етс  сигнал ошибки.

Реальные программы имеют в своем составе точки сли ни  ветвей, в ко- торых значени  контрольных кодов завис т от тО Го, по какой траектории была реализована программа, В общем случае контрольные коды, полученные при прохождении различных траекторий не совпадают. Чтобы обесп.ечить конт- .роль хода программы, имеющей точки сли ни  ветвей, в предлагаемом устройстве в каждой из .указанных точек - осуществл етс  установка блока 12 в определенные состо ни , которые  в- л ютс  идентификаторами соответствующих точек сли ни , после чего процесс формировани  контрольного кода начинаетс  заново.

В процессе воспроизведени  программы в каждый момент генерации системой адреса сточки сли ни  ветвей на выходе 10 дешифратора 6 по вл етс  сигнал логической единицы, который приводит к по влению на выходах мультиплексора 14 кода с выходов блока 13, на выходах которого формируетс  код начального состо ни  блока 12. Код- идентификатор поступает на вторую группу информационных входов блока , 12, после чего процесс формировани 

515082

сигнатуры начинаетс  заново. При ло- гическом нуле на управл ющем входе мультиплексора 14 на его выходы проходит код с выходов блока 12, который в этом случае работает обычным, образом. Блок 13 осуществл ет преобразование контрольного кода, полученного после прохождени  точек программы , предшествующих точке сли ни , в ю код начального состо ни  блока 12. - Каждому выходному коду блока 13 соответствует несколько входных - по числу ветвей, сход щихс  в данной точке сли ни . Блоки 5 и 13 могут 15 быть реализованы в виде комбинационных схем, Б этом случае они стро тс  на основе соответствующих им таблиц истинности по известным правилам синтеза многовыходных комбинацион- 20 ных схем (диаграммы Вейтча, карты Карно), Пусть например, программа (фиг,6) имеет две точки сли ни : в первой, имеющей адрес А,, сход тс  две ветви, сигнатуры которых S, и S 25 во второй, имеющей адрес А2, сход тс  три ветви, сигнатуры которых Sj, S- и Sg.. Поставим в соответствие указанным точкам сли ни  коды-идентифи1 L

каторы S1 и S , соответствующие на- 30 чальным состо ни м блока 12, в которые тот устанавливаетс  при прохождении данных точек. Тогда логика работы блока 12 описываетс  таблиц.ей, представленной на фиг.7, где S - 35 сигнатура, полученна  в конце программы .

Блок 5 выдает на своих выходах коды s ,, . sf. , .S, когда на его входах коды А. . .А.. .А соответственно, 40 где S - эталонна  сигнатура в i-й

IК

контрольной точке с адресом А;. На выходе 10 дешифратора 6 сигнал логической единицы по вл етс , когда на входах 1 - код одного из адресов А 45 и А или адрес команды начального пуска. На выходе 11 дешифратора 6 игнал логической единицы по вл ет- ,  , когда на входах 1 - один из ко ов А.50

Так как предлагаема  структура стройства не накладьгоает никаких оганичений на расположение точек конт- ол , последние можно расположить в- очках, имеющих одинаковые сигнату- 55 ы, что максимально упрощает блок 5, сли выбрать контрольные точки указанным способом по каким-либо причиам не удаетс , их можно выбрать с

156

таким расчетом, чтобы эталонные сиг,, натуры отличались в минимальном числе разр дов, что также существенно уменьшает аппаратные затраты на реализацию устройства.

Врем  обнаружени  ошибки определ етс  в рассмотренном случае рассто нием от места ее возникновени  до ближайшей контрольной точки.

Дл  уменьшени  вренени обнаружени  ошибки можно использовать схему блока 4, показанную на фиг,2. На выходе 11 дешифратора 6 в зтом случае посто нно находитс  уровень логической единицы. Контроль хода выполнени  программы осуществл етс  путем сравнени  контрольного кода, сформированного из всех слов программы, предшествующих очередному и считанных ранее из пам ти команд системы, с эталонным контрольным числом, извле- к аемым из блока 5 по тому же адресу, что и очередное слово из пам ти команд . Если сформированный в блоке 12 контрольный код (сигнатура) совпада- ет с кодовым эталоном, считанным из блока 5, программа выполн етс  правильно , в противном случае на выходе 9 по вл етс  сигнал ошибки. Массив контрольных кодов вычисл етс  и ; размещаетс  в блоке 5 заранее, при этом по тем адресам, которые возбуждаютс  в пам ти команд системы при прохождении программой точек сли ни , в блоке 5 хран тс  начальные состо ни  блока 12,-соответствующие указанным точкам. I

Использование изобретени  обеспе - чивает. увеличение достоверности контрол : устройство позвол ет обнаруживать ошибки, про вл ющиес  в виде замены одной точки сли ни  другой.

Предлагаемое устройство может быть использовано и дл  контрол  блоков микропрограммного управлени . В этом случае функции блока 5 и дешифратора 6 выполн ют дополнительные разр ды пам ти микрокоманд.

Claims (2)

1., Устройство дл  контрол  хода программ, содержащее дешифратор, блок формировани  сигнатур, блок сравнени  и элемент И, причем выход элемента И  вл етс  выходом сигнала ошибки устройства , тактовый вход устройства

единен с. тактовым входом блока формировани ,сигнатур и первым входом элемента И, информационный выход блока формировани .сигнатур соединен с первым .входом блока сравнени , выход которого соединен с вторым входом элемента И, группа информационных входов устройства соединена с группой информационных входов блока формировани  сигнатур, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введен блок йам ти, причем адресные входы устройства соединены с информационными входами дешифратора , и адресными входами блока пам ти, выходы которого соединены с вторьм входом блока сравнени , первый и второй выходы дешифратора соединены соответственно с входом модифи- iкации сигнатуры блока формировани  ;сигнатур и с третьим входом элемен- та И.

2. Устройство по п. 1, о т л и - ч ающее с   тем, что блок формировани  сигнатур содержит формиров атель контрольного кода, узел пам ти и мультиплексор, группа выходов которого соединена с. первой группой, информационных входов формировател  контрольного кода, втора  группа информационных входов которого образует группу информационных входов блока , группа выходов формировател  контрольного кода соединена с группой адресных входов узла пам ти,

первой группой информационных входов мультиплексора и  вл етс  группой выходов блока, втора  группа информационных входов мультиплексора соеди - нена с группой выходов узла пам ти,

тактовый вход формировател  контроль- .ного кода и управл ющий вход мульти- .плексора образуют соответственно тактовый вход и вход модификации сигнатуры блока.

(рив.2

ЫЗ

П

№

5й

17

N.

№

18

-Л V

-т/

PS (тУ

HS V

73

у

Ъ

Фие,3

CUD