JPH03152623A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特にＲＯＭのデータ出
力を演算する半導体集積回路に関する。

［従来の技術］ 従来、ＲＯＭのデータ出力を演算する半導体集積回路に
おいて、ＲＯＭは１つであり、例として３個のデータ出
力を演算する場合についてその構成を第３図を用いて次
に述べる。ＲＯＭ　１には行アドレス入力と桁アドレス
入力が接続されており、ＲＯＭＩのデータ出力はラッチ
５、ラッチ６、ラッチ７の入力へ共通に接続されている
。ラッチ５はクロックＴ１を、ラッチ６はクロックＴ２
を、ラッチ７はクロックＴ３をおのおのクロック入力に
接続しており、ラッチ５、ラッチ６、ラッチ７の出力は
演算回路４の入力に接続され、演算出力として演算回路
４より出力している。

次に、第４図のタイミングチャートにもとすき動作につ
いて説明する。ｌｌ０Ｍ　＋のデータ出方は行アドレス
、桁アドレスにより第４図のように３回出力をする。ラ
ッチ１はクロックＴ１のタイミングにより１つ目のデー
タ出力を保持、ラッチ２はクロックＴ２Ｋ、３Ｋ、・・
・より２つ目のデータ出力を保持、ラッチ３はクロック
Ｔ３により３つ目のデータ出力を保持する。ラッチ！、
ラッチ２、ラッチ３の出力は演算回路４に入力され、３
つ目のデータが演算回路４に入力された後に真の演算結
果が出力される。

［発明が解決しようとする課題］ 上述した従来のＲＯＭのデータ出力を演算する半導体集
積回路は、１つのＲＯＭより数回読出しをしなけわば演
算出力が得られず、処理時間が長いという欠点がある。

本発明の目的は、ＲＯＭの読出しが１回て済む半導体集
積回路を提供することである。

［３！題を解決するための手段］ 本発明の半導体集積回路は、アドレス入力が共通に接続
されたに個のＲＯＭを有し、第１の桁アドレス入力が第
１のＲＯＭに、第２の桁アドレス入力が第２のＲＯＭに
、・・・、第にの桁アドレス入力が第にのＲＯＭにそれ
ぞれ接続され、ＲＯＭに与える全部のデータを行と桁で
Ｍ×Ｎとし、ＮをＬｘにで表わしたとき（Ｌ、Ｍ、Ｎ、
にはいずれも正の整数）、第１のＲＯＭの桁データとし
て、１．に＋１゜２Ｋ、３Ｋ、・・・＋　１．−、　Ｌ
　ｘ　Ｋ　＋　（１−Ｋ）、第２（７）ＲＯＭ（７）桁
データとして、２、Ｋ＋２．・−、ＬＸに＋（２−Ｋ）
、・・・、第にのＲＯＭの桁データとして、Ｋ。

２Ｋ、３Ｋ、・・・、３に、・−、Ｌｘにとなるように
構成され、第１（７）ＲＯＭ、第２ノＲＯＭ　、−、第
にノＲＯＭ（７）データ出力が演算回路に接続され、演
算回路より演算出力が得られる構成となっている。

［作用］ に個のＲＯＭから同時にに個のデータが得られ、演算回
路の所定の演算が行なわれる。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の半導体集積回路のブロック
図である。

本実施例はＲＯＭが３個、全部のデータ数Ｍ×Ｎが４×
９としたときの例である。Ｎが９、にが３であることが
らＬが３であることになり、このときの構成としてはＲ
ＯＭ　１　、　ＲＯ１１２、ＲＯＭ３には行アドレス入
力ｍｌ、　ｍ２．　ｍ３．　ｔｘ４がそれぞれ共通に接
続され、ＲＯＭＩには桁アドレス入力１．ＲＯＭ２Ｋ、
３Ｋ、・・・は桁アドレス入力２、ＲＯＭ３には桁アド
レス入力３がそれぞれ入力され、ＲＯＭＩ、　ＲＯＭ２
．　ＲＯＭ３のおのおののデータ出力は演算回路４に入
力されている。

ＲＯＭ　＋　、　２　、３のデータの構成としては、Ｒ
ＯＭＩでは第２図（ａ）のように１桁アドレスがＬｌｌ
、　Ｌ１２．　Ｌ１３のときのデータの対応として、Ｌ
ｌｌではＮ＝１、Ｌ１２ではＮ＝４、Ｌ１３ではＮ＝７
が入り、ＲＯＭ２では第２図（ｂ）のように、Ｌ２１で
はＮ＝２．１．２２ではＮ＝５．１，２３ではＮ＝８が
入り、　ＲＯＭ３では第２図（Ｃ）のように、Ｌ３１で
はＮ＝３、Ｌ３２ではＮ＝６、Ｌ３３ではＮ＝９が入る
構成となっている。

次に、本実施例の動作について説明する。

ＲＯＭ１．　ＲＯＭ２．　ＲＯＭ３は行アドレス入力と
桁アドレス入力１、桁アドレス入力２、桁アドレス入力
３が決定されることによりデータが出力され、演算回路
４に入力される。演算回路４は論理和、論理積、加算、
減算、乗算等いずれでも良くその結果を演算出力として
出力する。ここで、桁アドレス入力ｌがＬｌｌ　、桁ア
ドレス入力２がＬ２１　、桁アドレス入力３がＬ３１を
それぞれ示しているときの演算されるデータはそれぞれ
Ｎ＝１．Ｎ＝２．Ｎ＝３の桁であり、桁アドレス入力１
がＬ１３％桁アドレス入力２がＬ２２、桁アドレス入力
３がＬ３１のときはＮ＝７．Ｎ＝５．Ｎ＝３の桁が演算
されるデータとしてＲＯＭＩ、　ＲＯＭ２．　ＲＯＭ３
より出力されることになる。

［発明の効果］ 以上説明したように本発明は、規則的なデータを持つＲ
ＯＭを複数個有することにより、ＲＯＭの読出しが１回
で済み処理時間を短縮できる効果がある。

特に効果がある応用例として画像処理関係における文字
表示の縁どりを行なう処理がある。

縁どりは現在走査しているラインの前後のラインに文字
データが存在したときに出力するものであり、ＲＯＭに
実施例のごとく文字データを３分割することにより現在
のラインと前後のラインが１度にＲＯＭから出力され、
論理和をとることにより簡ｍに得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体集積回路を示す回路
図、第２図は第１図中のＲＯＭ＋、２．３の構成図、第
３図は従来例を示す回路図、第４図は第３図の従来例の
タイミングチャートである。 １．２．３・・・ＲＯＭ　。 ４・・・演算回路、 ５．６．７・・・ラッチ。

Claims (1)

【特許請求の範囲】
1. １、行アドレス入力が共通に接続されたＫ個のＲＯＭを
   有し、第１の桁アドレス入力が第１のＲＯＭに、第２の
   桁アドレス入力が第２のＲＯＭに、・・・、第Ｋの桁ア
   ドレス入力が第ＫのＲＯＭに接続され、ＲＯＭに与える
   全部のデータを行と桁でＭ×Ｎとし、ＮをＬ×Ｋで表わ
   したとき（Ｌ、Ｍ、Ｎ、Ｋはいずれも正の整数）、第１
   のＲＯＭの桁データとして、１、Ｋ＋１、２Ｋ＋１、・
   ・・、Ｌ×Ｋ＋（１−Ｋ）、第２のＲＯＭの桁データと
   して、２、Ｋ＋２、２Ｋ＋２、・・・、Ｌ×Ｋ＋（２−
   Ｋ）、・・・、第ＫのＲＯＭの桁データとして、Ｋ、２
   Ｋ、３Ｋ、・・・、Ｌ×Ｋとなるように構成され、第１
   のＲＯＭ、第２のＲＯＭ、・・・、第ＫのＲＯＭのデー
   タ出力は演算回路に接続され、演算回路より演算出力を
   取り出す構成の半導体集積回路。