SU1298746A1 - Устройство дл формировани адреса следующей микрокоманды - Google Patents
Устройство дл формировани адреса следующей микрокоманды Download PDFInfo
- Publication number
- SU1298746A1 SU1298746A1 SU853971331A SU3971331A SU1298746A1 SU 1298746 A1 SU1298746 A1 SU 1298746A1 SU 853971331 A SU853971331 A SU 853971331A SU 3971331 A SU3971331 A SU 3971331A SU 1298746 A1 SU1298746 A1 SU 1298746A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- address
- group
- inputs
- output
- Prior art date
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
Изобретение относитс к вычислительной технике и позвол ет сократить аппаратурные затраты при построении устройств формировани адреса следующей микрокоманды. Устройство содержит регистр 1 исполнительного адреса, группу элементов ШШ 2, две группы элементов И 3, 4, элемент НЕ 6, блок 9 пам ти микропрограмм, дешифратор 8, схему 7 сравнени и шифратор 5. Использование шифратора 5 уменьшает объем пам ти микропрограмм за счет того, что в блоке 9 хранитс только один исполнительный адрес, а второй формируетс в самом устройстве. 1 ил., 1 табл. i (Л
Description
-. W
Изобретение относитс к вычислительной технике и может быть использо- вано в микропрограммных устройствах управлени , например, дл фop rapoвaни адреса следующей микрокоманды при организации переходов в алгоритмах тестов функционального и функционально-динамического контрол запоминающих устройств (ЗУ).
Цель изобретени - упрощение уст ройства за счет уменьшени необходимого объема пам ти.
На чертеже показана функциональна схема предлагаемого устройства / дл формировани адреса следующей - микрокоманды.
Устройство содержит регистр 1 исполнительного адреса, группу элементов ИЛИ 2, первую группу 3 элементов И, вторую группу 4 элементов И, шифратор 5, элемент НЕ 6, схему 7 сравнени , дешифратор. 8, блок 9 пам ти микропрограмм (Б11МИ). Кроме того, на чертеже показаны код 10 исполнительного адреса микрокоманды, код 11 пре образованного адреса микрокоманды, код 12 адреса микрокоманды, хран щийс в блоке 9, код 13 услови перехода , хран щийс в блоке 9, унитарный код 14,1, 14.2, ..., 14.1, ..., 14.г услови перехода, код 15.1, 15.2,..., 15.1, ..., 15.г услови перехода операционного автомата, пр мое 16 и инверсное 17 значени результата сравнени кодов условий перехода, вход 18 начальной установки устройства , вход 19 синхронизации устройства.
Устройство работает следующим образом.
Перед началом работы на вход 18 устройства подают сигнал, которьй устанавливает в регистре 1 исполнительного адреса код 10 исходного адреса вьшолн емой микрокоманды. Дан15
13 услови перехода поступает на вход дешифратора 8. С выходов дешифратора унитарный код, 14.1, 14.2,...,14.1, ...,14.4 услови перехо да поступает на первую группу информационных входов схемы 7 сравнени . На вторую группу информационных входов схемы 7 сравнени в то же вре м поступает код .Ч5.1, 15.2, ..., 15.1, ..., 15.г услови перехода сформированный в операционном автомате при выполнении текущей микрокоманды . Если происходит совпадение кода 14.1, 14.2, ..., 14.1, ..., 14 условий перехода с кодом 15.1, 15.2,...,15.1,15.г условий перехода то на вьгходе схемы 7 сравнени форми руетс положительный сигнал 16, кото рьй поступает на первые входы элемен тов И второй группы 4. В противном случае, на выходе схемы 7 сравнени будет отрицательный сигнал 16. В первом случае на входы регистра 1 адреса через группу 2 элементов ИЛИ и вторую группу 4 элементов И поступает код 11 второго адреса следующей микрокоманды с выходом шифратора 3. Во втором случае положительный сигнал 17 разрешает прохождение на входы регистра исполнительного адреса 1 через группу 2 элементов ИЛИ и первую группу 3 элементов И кода 12 первого адреса следующей микрокома - дь) с выходов блока 9. Код адреса
35 следующей микроманды фиксируетс в регистре 1 исполнительного адреса синхронизирующими импульсами, поступающими на вход 19.
Шифратор 5 описываетс таблицей
40 истинности. Шифратор 5 выполнен таким образом, что значение кода на его выходе всегда на единицу больше, чем на входе.
Ниже приводитс таблица истиннос20
,25
30
ный код То адреса поступает в опера- ™ шифратора дл случа четырехразционный автомат (не показан) дл выполнени необходимой микрокоманды. Кроме того, код 10 адреса поступает на адресные входы блока 9 и на входы шифратора 5. Из блока 9 считывает с код 12 первого адреса следующей микрокоманды и код 13 услови , которое надо вьшолнить в данной микрокоманде , чтобы перейти к следующей микрокоманде. На выходах шифратора 5 формируетс код 11 второго адреса следующей микрокоманды. В процессе выполнени каждой микрокоманды код
. W
, .
15
13 услови перехода поступает на вход дешифратора 8. С выходов дешифратора унитарный код, 14.1, 14.2,...,14.1, ...,14.4 услови перехода поступает на первую группу информационных входов схемы 7 сравнени . На вторую группу информационных входов схемы 7 сравнени в то же врем поступает код .Ч5.1, 15.2, ..., 15.1, ..., 15.г услови перехода сформированный в операционном автомате при выполнении текущей микрокоманды . Если происходит совпадение кода 14.1, 14.2, ..., 14.1, ..., 14.г условий перехода с кодом 15.1, 15.2,...,15.1,15.г условий перехода, то на вьгходе схемы 7 сравнени формируетс положительный сигнал 16, которьй поступает на первые входы элементов И второй группы 4. В противном случае, на выходе схемы 7 сравнени будет отрицательный сигнал 16. В первом случае на входы регистра 1 адреса через группу 2 элементов ИЛИ и вторую группу 4 элементов И поступает код 11 второго адреса следующей микрокоманды с выходом шифратора 3. Во втором случае положительный сигнал 17 разрешает прохождение на входы регистра исполнительного адреса 1 через группу 2 элементов ИЛИ и первую группу 3 элементов И кода 12 первого адреса следующей микрокома - дь) с выходов блока 9. Код адреса
35 следующей микроманды фиксируетс в регистре 1 исполнительного адреса синхронизирующими импульсами, поступающими на вход 19.
Шифратор 5 описываетс таблицей
40 истинности. Шифратор 5 выполнен таким образом, что значение кода на его выходе всегда на единицу больше, чем на входе.
Ниже приводитс таблица истиннос20
25
30
р дного адреса микроманды.
Выстродействие шифратора 5 определ етс временем срабатывани его старшего разр да, которое вьфажаетс формулой
t
где t,
Cm - 2)t, +
г
врем переключени элемента К; t - врем пере1сгтючени элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ;
Д1 - число разр дов ;адреса микрокоманды .
В р де случаев дл малых значений m формирование адреса следующей мик- рокомандн шифратора 5 осуществл етс быстрее, чем выборка второго адреса микрокоманды из БПМП, как это.дела- етс в известном устройстве. Например , дл га 4 формирование адреса следующей микрокоманды преобразователем кода, выполненного на микросхемах 155 (серии элемент И-155ЛИ1, эле мент НЕ-155ЛН1, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-155ЛП5), осуществл етс примерно за 60 НС, тогда как врем выборки адреса из блока 9, выполненного на микросхемах 155РУ2, составл ет при- мерно 100 НС,
Claims (1)
- Формула изобретениУстройство дл формировани адре- са следующей микрокоманды, содержащее регистр исполнительного адреса, rpjTiny элементов ИЛИ, две группы элементов И, элемент НЕ, блок пам ти микропрограмм, дещифратор и схему сравнени , причем вход начальной установки и вход синхронизации регистра исполнительного адреса вл ютс одноименными входами устройства, выход регистра исполнительного адреса соединен с адресным входом блока пао о 1 1 о о 1 1 о о 1о1о1о1о1о1оО 50м ти микропрограмм, выходы первой группы которого подключены к первым входам элементов И первой группы, выходы которых соедине;ны с первыми входами элементов ИЛИ группы, выходы которых подключены к информационным входам регистра исполнительного адреса , выходы второй .группы блока пам ти микропрограмм соединены с входами дешифратора, выход которого подключен к первому информационному входу схемы сравнени , второй информационный вход которой вл етс входом кода услови перехода устройства , выход признака равенства схемы сравнени соединен с первыми входами элементов И второй группы и через элемент НЕ с вторыми входами элементов И первой группы, выходы элементов И второй группы соединены с вторыми входами элементов ИЛИ группы, отличающеес тем, что, с целью упрощени устройства за счет уменьшени необходимого объема пам 5 ти, оно содержит шифратор, вход которого соединен с выходом регистра исполнительного адреса, а выход подключен к вторым входам элементов И второй группы, выход регистра испол-0 нительного адреса вл етс выходом устройства.о о о 1 1 1 1 о о о оо11оо11оо11о 1о 1 о 1о 1о 1PeflaKl-op Е.ПаппСоставитель И.ПоливодаТехред М.ХоданичКорректор А.ЗимокосовЗаказ 890/51Тираж 673ПодписноеВНИШШ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Продолжение таблицы
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853971331A SU1298746A1 (ru) | 1985-10-28 | 1985-10-28 | Устройство дл формировани адреса следующей микрокоманды |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853971331A SU1298746A1 (ru) | 1985-10-28 | 1985-10-28 | Устройство дл формировани адреса следующей микрокоманды |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1298746A1 true SU1298746A1 (ru) | 1987-03-23 |
Family
ID=21203344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853971331A SU1298746A1 (ru) | 1985-10-28 | 1985-10-28 | Устройство дл формировани адреса следующей микрокоманды |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1298746A1 (ru) |
-
1985
- 1985-10-28 SU SU853971331A patent/SU1298746A1/ru active
Non-Patent Citations (1)
Title |
---|
Кравцов Л.Я., Черницкий Г.И. Проектирование микропрограммных устройств управлени . - JI.: Энерги , 1976, с. 58-65. о Авторское свидетельство СССР № 888121, кл. G 06 F 9/32, 1981, 1t.i Нг * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5511207A (en) | Program control circuit determining the designated number of times a sequence of instructions is repetitively executed to prevent further execution of a jump instruction | |
US4153939A (en) | Incrementer circuit | |
KR970076820A (ko) | 반도체집적회로 | |
SU1298746A1 (ru) | Устройство дл формировани адреса следующей микрокоманды | |
US4862420A (en) | Internal interleaving type semiconductor memory device | |
US4723258A (en) | Counter circuit | |
US4888685A (en) | Data conflict prevention for processor with input/output device | |
US4755968A (en) | Buffer memory device controlled by a least recently used method | |
US4087640A (en) | Data input control system | |
SU1359782A1 (ru) | Модуль однородной вычислительной структуры | |
SU949719A1 (ru) | Сдвигающее устройство | |
SU1168926A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1228098A1 (ru) | Устройство дл сдвига информации | |
SU1201855A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1575211A1 (ru) | Устройство дл распознавани образов | |
SU686027A1 (ru) | Устройство дл определени экстремальных чисел | |
KR920002745Y1 (ko) | 고속 시프트 및 로테이트 시스템 | |
SU1332328A1 (ru) | Процессор | |
SU598070A1 (ru) | Устройство вычислени функций | |
SU620976A1 (ru) | Устройство дл сравнени п-двоичных чисел | |
SU1635187A1 (ru) | Формирователь тестов | |
SU1252817A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1501084A1 (ru) | Устройство дл анализа параметров графа | |
SU467350A1 (ru) | Микропрограммное устройство управлени | |
SU773624A1 (ru) | Процессор с микропрограммным управлением и динамическим ветвлением |