SU1359782A1 - Модуль однородной вычислительной структуры - Google Patents

Модуль однородной вычислительной структуры Download PDF

Info

Publication number
SU1359782A1
SU1359782A1 SU843788053A SU3788053A SU1359782A1 SU 1359782 A1 SU1359782 A1 SU 1359782A1 SU 843788053 A SU843788053 A SU 843788053A SU 3788053 A SU3788053 A SU 3788053A SU 1359782 A1 SU1359782 A1 SU 1359782A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
block
output
transit
node
Prior art date
Application number
SU843788053A
Other languages
English (en)
Inventor
Михаил Павлович Богачев
Леонид Абрамович Вольперт
Виктор Брониславович Дычаковский
Игорь Александрович Михайлов
Алексей Алексеевич Мухин
Юрий Валентинович Осокин
Original Assignee
Организация П/Я М-5222
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Организация П/Я М-5222 filed Critical Организация П/Я М-5222
Priority to SU843788053A priority Critical patent/SU1359782A1/ru
Application granted granted Critical
Publication of SU1359782A1 publication Critical patent/SU1359782A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в качестве модул  одно28 родной вычислительной структ фы, ориентированной на цифровую обработ- ку сигналов. Цель изобретени  - ловы- шение быстродействи  устройства. Указанна  дель достигаетс  тем, что в устройство, содержащее арифметико-логический блок 1 последовательного типа , регистр 3 команд, сдвиговый регистр 29 команд, дешифратор 4, три элемента задержки 2,13 и 14, четьфе выходных блока 8-11 коммутации, три входных блока 5-7 коммутации, введены блок 12 формировани  константы, чет- вертьш элемент задержки 30, блок 31 управлени  дополнительной задержкой, блок 32 управлени  транзитом и блок 33 расширени  транзита с соответствующими св з ми. 5 ил. , . п S 16 -4 3 if СО СП ;О 00 ГчЭ 20

Description

10
. 1359782
Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в качестве модул  однородной вычислительной структуры, ориентированной на цифровую обработку сигналов.
Цель изобретени  - повышение быстродействи  .
Па фиг.1 представлена блок-схема модул  однородной вычислительной- структуры; на фиг.2 - схема блока расш-фенпого транзита; на фиг.З - блок формировани  константы; на фиг.4 - схема блока управлени  допол--)5 нительной задержкой; на фиг,5 - схема блока управлени  транзитом.
Модуль однородной вычислительной структуры содерлшт арифметико-логический блок 1 последовательного типа,20 мы, равный О, и модуль переходит, шервый элемент 2 задержки, регистр 3 в режим выполнени  операций. ДешифУстройство работает следующим оо- разом.
Перед началом решени  задачи производитс  запись команды в регистры 3 и 29. Код ;соманды состоит из кода операции, признака задержки адресов входов первого и второго чисел ариф- метико-логичес.кого элемента, адреса входа транзита, адреса выхода арифметико-логического блока и адресов выходов транзита с задержкой на одий такт и два такта. Код команды вводитс  через вход 27 модул .
После окончани  с1-1гнала, разрешающего ввод nporpaMNbi, код команды запоминаетс  в регистре 3 команд, после чего на вход 28  чейки подаетс  сигнал управлени  вводом програм- ..-. t t ,
, дешифратор 4, первый, второй третий 1зходные блоки 5,6 и 7 комьтута ции, первый - четвертый 8-1 1 выход- ные блоки коммутации, блок 12 форми- ровапи  константы, второй элемент 13 задержки, третий элемент 14 задержки первый-четвертьм 15-18 информационные входы, первый-четвертый выходы 19-22 результата, поле 23 кода ко- манд регистра 3, поле 24 признака задержки регистра 3, поле 25 адреса входного блока коммутации, поле 26 адреса выходного блока коммутации, вход 27 записи команды, вход 28 син- хропизацпи, сдвиговый регистр 29 команд , четвертьш элемент 30 задержки, блок 31 управлени  дополнительной задержкой , блок 32 управлени  транзи- ;том, блок 33 расширенного транзита, выходы 34 и 35 кода команды и кода константы соответственно дешифратора 4, при этом блок 33 расширенного транзггга содержит узел 36 элементов НЕ, первый и второй узлы 37 и 38. элементов 1ПИ, элемент РШИ 39; блок 12 формировани  константы содержит первый узел 40 элементов НЕ, второй и третий узлы 41 и 42 элементов НЕ, первый и второй узлы 43 и 44 элемен- тов I-fflH, первый и второй узлы 45 и 46 элементов И; блок 31 управлени  дополнительной задержкой содер- iT узел 47 элементов НЕ, первый и второй узлы 48 и 49 : лементов И, элемент КПП 50; блок 32 управлени  транзитом содержит узел 51 элементов НЕ, первый и второй узлы 52 и 53 элементов И, элемент ИЛИ 54.
мы, равный О, и модуль переходит, в режим выполнени  операций. ДешифУстройство работает следующим оо- разом.
Перед началом решени  задачи производитс  запись команды в регистры 3 и 29. Код ;соманды состоит из кода операции, признака задержки адресов входов первого и второго чисел ариф- метико-логичес.кого элемента, адреса входа транзита, адреса выхода арифметико-логического блока и адресов выходов транзита с задержкой на одий такт и два такта. Код команды вводитс  через вход 27 модул .
После окончани  с1-1гнала, разрешающего ввод nporpaMNbi, код команды запоминаетс  в регистре 3 команд, после чего на вход 28  чейки подаетс  сигнал управлени  вводом програм- ..-. t t ,
5 0 5 g 5
5
0
ратор 4 настраивает  чейку на выпол- нениё операций согласно записанно1-гу в регистр 3 команд коду операций.
. На выход 24 регистра команд выводитс  занесенный в реггистр 3 команд признак задержки в виде О или 1, В случае 1 на выходе 24 регистра команд блока 31 управлени  дополни-, тельной задержкой результата арифметико-логического блока включаетс  в операционную цепь элемент 30 задержки . При наличии О на выходе 24 регистра команд информаци  с выхода элемента 2 заде1эжки поступает На вход блока 31 управлени  дополнительной задержкой результата арифметико-логического блока и далее на первые ВХОДЫ- выходные блоков 8-11 коммутации.
Выходы 25 и 26 регистра команд осуществл ют выбор направлени  приема и выдает информации  чейкой по операционной цепи и цепи транзита. В зависимости от кода операции, записанного в регистр 3 команд, цепь транзита может работать автономно от операционной сети, осуществл   передачу информации с блока 7 через блок 32 управлени  транзитом, элемент 13 задержки и третьи входы выходных блоков 8-11 коммутации, если в регистр 3 команд записан адрес выхода транзита с задержкой на один такт, или после второго элемента 13 задержки на второй вход блока 33 расширенного транзита с ее выхода на элемент 14 задержки и с его выхода на вторые входы выходных блоков 811 коммутации, если в регистр 3 команд записан адрес выхода транзита с задержкой на два такта.
При выполнении  чейкой операции Расширенный -транзит сигнал с вы- ходов 35 дешифратора 4 включает две дополнительные цепи транзита. В первой дополнительной цепи транзита информаци  принимаетс  с входного блока 5 коммутации на вход первого арифметико-логического блока 1, поступает на его выход и через элемент 2 задержки, элемент 30 задержки и блок 31 управлени  дополнительной задержкой результата арифметико-логи- ческого блока вьщаетс  на первые входы выходных блоков 8-11 коммутации . Во второй дополнительной цепи транзита информаци  принимаетс  с второго входного блока 6 коммутации на вход блока 33 расширенного транзита и с ее выхода поступает на вход элемента 14 задержки, с выхода которого вьщаетс  на вторые входы выходных блоков 8-11 коммутации. По при- знаку задержки, равному О или 1 подаваемому с выхода 24 регистра команд на управл ющий вход блока 31 управлени  дополнительной задержкой результата, в первой дополнительной цепи транзита производитс  выход транзита с задержкой на один или два такта.
При вьшолнении модулем операции Расширенный транзит цепь транзита модул  работает автономно от двух дополнительных цепей транзита и вьщача информации модулем по этой цепи осуществл етс  только с задержкой на один такт (вход блока 32 Управлени  транзитом, элемент 13 задержки и третьи входы блоков 8-11).
При выполнении  чейкой операции Генератор констант сигнал с выходов 35 дешифратора 4 включает цепь закольцовки части регистра 29 и отключает операционную цепь модул  от входных блоков 5 и 6 коммутации, сигнал признака задержки с выхода 24 регистра команд, равный О, отклю- чает из цепи закольцовки блок 12 и включает цепь транзита от входного блока 7 коммутации. Константа с выхода регистра команд через блок 12 по цепи закольцовки циркулирует в разр дах регистра 29 команд и одновременно последовательно через равны интервалы времени, определ емые длиной слова константы, поступает с выхода блока 12 на вход блока 32 управлени  транзитом, передаетс  по цепи транзита и выдаетс  на вторые входы блоков 8-11.
При вьшолнении модулем операции Генератор макроконстант на вход блока 12 поступает сигнал признака задержки с первого выхода 24 регистра команд, равный 1, которьй подключает вход блока 12 к информацио- ному входу 15 модул ,.размыкает цеп закольцовки регистра 29. Информаци  с информационного входа 15 модул  поступает на вход блока 12, ас первого его выхода поступает в разр ды регистра 3 команд, через равные интервалы времени подаетс  с его выхода на вход блока 12 и через второй его выход на вход блока 32 управлени  транзитом передаетс  по цепи транзита и вьщаетс  на вторые входы блоков 8-11.
Наличие блока формировани  константы и блока управлени  транзитом обеспечивает возможность реализации генерации ма.кроконстант длиной более В бит.
Наличие блока управлени  дополнительной задержкой арифметико-логического блока и четвертого элемента задержки позвол ет реализовать программно-управл ющую дополнительную задержку результата в операционной цепи, что дает возможность сэкономить количество модулей при организации вычислительной структуры.
Блок расширенного транзита позвол ет реализовать в модуле дополнительную независимую от других транспортную цепь, что увеличивает гибкость реализации алгоритмов на вычислительной структуре. Данный модуль однородной вычислительной структуры позвол ет повысить производительность структуры в 1,3 раза при решении задач обработки изображений пороговым методом, методом гистограм и методом вьщелени  контуров в системе , а также сократить количество используемых в структуре модулей до 30% по сравнению с использованием устройства-прототипа.

Claims (1)

  1. Формула изобретени 
    Модуль однородной вычислительной структуры, содержащий арифметико-логический блок последовательного типа, регистр команд, сдвиговьш регистр команд , дешифратор, первьй, второй и третий элементы задержки, первый, второй, третий, четвертый выходные блоки коммутации, входы дешифратора подключены к выходам пол  кода операции регистра команд, первые информационные входы с первого по четвертый входных блоков коммутации подключены к первому информационному входу модул , вторые информационные входы с первого по четвертый входных блоков KOMMyTaqtni подключены к второму информационному входу модул , третьи информационные входы с первого по четвертый входньк блоков коммутации подключены к третьему информационному входу модул , четвертые информацион- ,ные входы с первого по четвертый входных блоков коммутации подключены к четвертому информационному входу модул , выходы с первого по четвертый выходных блоков коммутации подключены соответственно к выходам с первого по четвертый результата модул , вход записи команды в модуль подключен к входу записи регистра команд и к входу записи сдвигового регистра команд, вход синхронизации модул  подключен к синхровходу регистра ко- манд и к синхровходу сдвигового регистра команд, вход первого элемента задержки подключен к выходу арифметико-логического блока-последовательного типа, перва  группа выходов дешифратора подключена к входам кода операции арифметико-логического блок
    последовательного типа, первый и вто- Q станты подключен к первому информарой входы операндбв которого подключены соответственно к выходам первого и второго входных блоков коммутации , управл ющ11е входы которых под- ютючены соответственно к первым и вторым группам выходов пол  адреса сдвигового регистра команд, выход второго элемента задержки подключен к третьим информационным, входам с первого по четвертый выходных блоков коммутации, выход третьего элемента задержки подключен к вторым информационным входам с первого по четвертый выходных блоков коммутации, -первые управл ющие входы с первого по четвертый выходных блоков коммутации подключены соответственно к группам выходов с первой по четвертую пол  входного адреса сдвигового регистра
    ционному входу блока управлени  тран зитом, управл ющий вьпсод блока формировани  константы подключен к вхо- ;ДУ установки в 1 пол  признака
    45
    50
    55
    задержки регистра команд, выход третьего входного блока коммутации подключен к второму информационному входу блока управлени  транзитом, вы ход которого подключен к входу втог- рого элемента задержки, выход второго входного блока коммутации подключен к первому информа тионному входу блока расширенного транзита, второй информацнонйый вход которого подключен к выходу второго элемента задерж ки, выход блока расширенного.транзита подключен к входу третьего элемента задержки,, выход первого эле- мента задержки, подклюгсен к входу
    5
    0
    5
    0
    5
    команд, вторые управл ющие, входы с .первого по четвертый выходных блоков коммутации подключены соответственно к группам выходов с третьей по шестую пол  выходного адреса сдвигового регистра команд, управл ющий вход третьего входного блока коммутации под- ключен к п той группе выходов пол  входного адреса сдвигового регистра команды, о.тлич ающийс  тем, что, с целью повышени  быстродействи , в него введены блок формировани  константы, четвертьй элемент задержки, блок управлени  дополнительной задержкой, блок управлени  транзитом, блок расширенного транзита , перва  группа выходов пол  задержки регистра команд подключена к первому управл ющему входу блока формировани  константы, втора  группа выходов пол  признака задержки pef. гистра команд подключена к управл ющему входу блока управлени  дополнительной задержкой, первьм информационный вход блока формировани  константы подключен к первому информационному входу модул , второй информационный вход блока формировани  константы подключен к выходу переноса последнего разр да сдвигающего регистра , второй управл ющий вход блока формировани  константы, управл ющий вход блока управлени  транзитом, управп юЕцун вход блока расширени  транзита подключены соответственно к группам выходов с второй по четвертую дешифратора, информационный выход блока формировани  койстанты подключен к первому информационному входу блока управлени  транзитом , управл ющий вьпсод блока формировани  константы подключен к вхо- ;ДУ установки в 1 пол  признака
    задержки регистра команд, выход третьего входного блока коммутации подключен к второму информационному входу блока управлени  транзитом, вы-, ход которого подключен к входу втог- рого элемента задержки, выход второго входного блока коммутации подключен к первому информа тионному входу блока расширенного транзита, второй информацнонйый вход которого подключен к выходу второго элемента задержки , выход блока расширенного.транзита подключен к входу третьего элемента задержки,, выход первого эле- мента задержки, подклюгсен к входу
    7
    четвертого элемента задержки и к первому информационному входу блока управлени  дополнительной задержкой, второй информационный вход которого подключен к выходу четвертого элемента задержки, выход блока управлени  дополнительной задержкой подключен к первым информационным входам с первого по четвертый выходных блоков ком гутации, при этом блок формировани  константы содержит два узла элементов И, два узла элементов ШТИ, три узла элементов НЕ, первый управл ющий вход блока формировани  констант подключен к входу первого узла элемента НЕ блока формировани  константы и к первому входу первого узла элементов ИЛИ блока формировани  константы, второй управл ющий вход блока формировани  константы подключен к второму входу первого узла элементов ИЛИ блока формировани  константы и к входу второго узла элементов НЕ блока формировани  константы, первый информационный вход блока формировани  константы подключен к первому входу первого узла элементов ИЛИ блока формировани  константы.
    35
    второй информационный вход блока фор- зо Узла элементов ИЛИ блока расширенного мировани  константы подключен к третьему входу первого узла элементов И блока формировани  копстанты, выход первого узла элементов ЮТИ блока фор- мировани  константы подключен к первому входу второго узла элементов И блока формировани  константы, второй вход которого подключен к выходу первого узла элементов НЕ блока формировани  константы, выход второго 040 узла элементов НЕ блока формировани  константы подключен к второму входу первого узла элементов ИЛИ блока формировани  константы, выход первого узла элементов И блока формирова- в ни  константы подключен к первому входу второго узла элементов ИЛИ блока формировани  константы, второй вход которого подключен к выходу второго узла элементов И, инверсный выход второго узла элементов ИЛИ блока формировани  константы подключен к информационному выходу блока формировани  константы и к входу третьего узла элементов НЕ .блока формировани  константы, выход которого подключен к управл ющему выходу блока формировани  константы, при этом блок управлени  транзитом содержит два уз50
    55
    транзита, первый вход блока pacnni- ренного транзита подключен к первому входу второго узла элементов ИПИ блока расширенного транзита, второй вход которого подключен к выходу узла элементов НЕ блока расширенного транзита, второй вход блока, pactm-i- ренного транзита подключен к второму входу первого узла элементов ИПИ блока расширенного транзита, инверсные выходы первого и. второго узлов элементов ИЛИ блока расширенного транзита подключены соответственно к первому и втором входам элемента ИЛИ блока расширенного транзита, инверсный выход которого подключен к выходу блока расширенного транзита, при этом блок управлени  дополнительной задержкой содержит два узла элементов И, узел элементов НЕ, элемент ИЛИ, управл ющий вход блока управлени  дополнительной задержкой подключен к первому входу первого узла элементов И блока управлени  дополнительной задержкой и к входу узла элементов НЕ блока управлени  дополнительной задержкой, первый вход блока управлени  дополнительной задержкой подключен к второму входу
    10
    25 59782«
    ла элементов И, элемент HJHi и узел элементов НЕ, управл ющий вход блока управлени  транзитом подключен к входу узла элементов НЕ блока управлени  транзитом и к первому входу первого узла элементов И блока управлени  транзитом, второй вход которого подключен к первому информационному входу блока управлени  транзитом, вторые информационные входы блока управлени  транзитом подключены к первому входу второго узла элементов И блока управлени  транзитом, второй вход которого подключен к выходу узла элементов НЕ блока управлени  транзитом, выходы первого и второго блоков элементов И блока управлени  транзитом подключены соответственно к первому и второму входам элемента 1ШИ блока управлени  транзитом, выход которого подключен к выходу блока управлени  транзитом, при этом блок расширенного транзита содержит два узла элементов ИЛИ, узел элементов НЕ, элемент ИЛИ, управл ющий вход блока расширенного транзита-подключен к входу узла элементов НЕ блока распшренного транзита и к первом, входу первого
    15
    20
    5
    о Узла элементов ИЛИ блока расширенного 0 в
    0
    5
    транзита, первый вход блока pacnni- ренного транзита подключен к первому входу второго узла элементов ИПИ блока расширенного транзита, второй вход которого подключен к выходу узла элементов НЕ блока расширенного транзита, второй вход блока, pactm-i- ренного транзита подключен к второму входу первого узла элементов ИПИ блока расширенного транзита, инверсные выходы первого и. второго узлов элементов ИЛИ блока расширенного транзита подключены соответственно к первому и втором входам элемента ИЛИ блока расширенного транзита, инверсный выход которого подключен к выходу блока расширенного транзита, при этом блок управлени  дополнительной задержкой содержит два узла элементов И, узел элементов НЕ, элемент ИЛИ, управл ющий вход блока управлени  дополнительной задержкой подключен к первому входу первого узла элементов И блока управлени  дополнительной задержкой и к входу узла элементов НЕ блока управлени  дополнительной задержкой, первый вход блока управлени  дополнительной задержкой подключен к второму входу
    первого узла элементов И блока управлени  дополнительной задержкой, второй вход блока управлени  дополнительной задержкой подключен к первому входу второго узла элементов И блока управлени  дополнительной задержкой , выход узла элементов НЕ блока управлени  дополнительной задержкой подключен к второму входу второго узла элементов И блока уп
    равлени  дополнительной задержкой, выходы первого и второго узлов элементов И блока управлени  дополнительной задержкой подключены соответственно к первому и второму входам элемента ИЛИ блока управлени  дополнительной задержкой, выход «оторого подключен к выходу блока управлени  дополнительной за держкой.
    «4
    о J/ 3
    Физ.г
    фие.З
    фие.4
    в 11
    Редактор М, Андрушенко
    фие5
    Составитель В. Смирнов
    Техред М.Ходанич Корректор Л. Пилипенко
    Заказ 6154750 Тираж 671
    ВНИИПИ Государственного комитета СССР
    по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5
    Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4
    Подписное
SU843788053A 1984-09-11 1984-09-11 Модуль однородной вычислительной структуры SU1359782A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843788053A SU1359782A1 (ru) 1984-09-11 1984-09-11 Модуль однородной вычислительной структуры

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843788053A SU1359782A1 (ru) 1984-09-11 1984-09-11 Модуль однородной вычислительной структуры

Publications (1)

Publication Number Publication Date
SU1359782A1 true SU1359782A1 (ru) 1987-12-15

Family

ID=21137517

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843788053A SU1359782A1 (ru) 1984-09-11 1984-09-11 Модуль однородной вычислительной структуры

Country Status (1)

Country Link
SU (1) SU1359782A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002033560A1 (fr) * 2000-10-18 2002-04-25 Gennadiy Ivanovich Bacherikov Processeur pour environnement informatique homogene

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 691846, кл, G 06 F 7/00, 1979. Авторское свидетельство СССР № 684986, кл. G 06 F 15/00, 1979. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002033560A1 (fr) * 2000-10-18 2002-04-25 Gennadiy Ivanovich Bacherikov Processeur pour environnement informatique homogene

Similar Documents

Publication Publication Date Title
JPS6477249A (en) Hybrid type time-sharing multiple switching apparatus
SU1359782A1 (ru) Модуль однородной вычислительной структуры
US4231084A (en) Data transfer system
US4387294A (en) Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu
KR970068365A (ko) 통신제어장치 및 그것을 사용한 통신시스템
JPS6238975A (ja) 自己相関装置
US4500986A (en) Asymmetrical time division matrix apparatus
US4387341A (en) Multi-purpose retimer driver
JP2750968B2 (ja) データ駆動型情報処理装置
JPS58170117A (ja) 直列並列・並列直列変換回路
SU1298746A1 (ru) Устройство дл формировани адреса следующей микрокоманды
SU1527641A1 (ru) Устройство дл формировани маршрута сообщени
SU1363170A1 (ru) Генератор возвратных последовательностей @ -го пор дка
SU1224808A1 (ru) Устройство дл вычислени разности фаз сигнала с относительной фазовой манипул цией
SU941978A1 (ru) Устройство дл обмена информацией
SU866560A1 (ru) Устройство дл распределени за вок по процессорам
SU1236475A1 (ru) Микропрограммное устройство управлени
SU734669A1 (ru) Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные
SU1234826A1 (ru) Устройство дл сравнени чисел с допусками
SU1559340A1 (ru) Арифметическое устройство с микропрограммным управлением
SU1229749A1 (ru) Генератор избыточных последовательностей чисел с произвольными начальными услови ми
SU1198532A1 (ru) Операционное устройство микропроцессорной вычислительной системы
SU896623A1 (ru) Устройство управлени конвейерным вычислительным устройством
RU1835543C (ru) Устройство дл сортировки чисел
SU1124292A1 (ru) Многоканальное операционное устройство