SU1224808A1

SU1224808A1 - Устройство дл вычислени разности фаз сигнала с относительной фазовой манипул цией

Info

Publication number: SU1224808A1
Application number: SU843713776A
Authority: SU
Inventors: Виталий Александрович Балашов; Виктор Егорович Кошевой; Павел Яковлевич Нудельман
Original assignee: Одесский Электротехнический Институт Связи Им.А.С.Попова
Priority date: 1984-03-21
Filing date: 1984-03-21
Publication date: 1986-04-15

Abstract

Изобретение относитс к технике св зи им.б. использовано в системах передачи данных. Повышаетс быстродействие. Устройство содержит входные коммутаторы 1 и 3, счетчик 2 тактовых импульсов (СТИ), дешифратор 4, цифровые селекторы (ЦС) 5 и 9, сумматоры 6,10,11 и 14, инвертор 7, преобразователи кода 8 и 12, оперативные запоминающие блоки (ОЗБ) 13 и 15. Цель достигаетс введением коммутаторов 1 и 3, ЦС 5 и 9, преобразователей кода 8 и 12, сумматоров 11 и 14, ОЗБ 13 и 15, дешифратора, СТИ 2. 2 ил. с € 1C tsD 4 оо о 00 фуг./

Description

Изобретение относитс к технике св зи и может быть использовано в истемах передачи данных.

Целью изобретени вл етс повыение быстродействи .

На фиг.1 изображена структурна лектрическа схема предлагаемого усройства; нафиг.2-временные диаграммы

Устройство дл вычислени разности фаз сигналов с относительной фазовой манипул цией содержит первьш входной коммутатор 1, счетчик 2 тактовых импульсов, второй входной коммутатор 3, дешифратор 4, первый цифровой селектор 5, первый сумматор 6, инвертор 7, первый преобразователь 8 кода, второй цифровой селектор 9, второй сумматор 10,третий сумматор 11 , второй преобразователь 12 кода, первьй оперативный запоминающий блок 13, четвертый сумматор 14 и второй оперативный запоминающий блок 15. Устройство работает следующим образом.

На входы устройства поступают сигналы в п -разр дном дополнительном коде, например 12-разр дном.

Входные сигн алы 5 (фиг.2а) и поступают в параллельном коде на информационные входы входных ком- . мутаторов 1 и 3. Выходным сигн алом счетчика 2 тактовых импульсов, на который подаетс тактова частота f (фиг.26), поступающим на управл ющие тактовые входы входных коммутаторов 1 и 3, коммутируютс информационные входы, на которые поданы младшие разр ды соответственно величин 5 и бц причем выходной сигнал входного коммутатора 1 подаетс на вторые управл ющие входы цифровых селекторов 5 и 9, а выходной сигнал входного коммутатора 3 - на их первые управл ющие входы. : На третий и четвертьш информаци- онные входы устройства поступают сигналы КдИ Уд.

На третий информационный вход пдфрового селектора 5 поступает сигнал VO , а на первый и п тый информационные входы - соответственно величины YO и Xj, - V сформированные с помощью инвертора 7и сумматора 10. На п тый и третий информационные входы цифрового селектора 9 поступают входные сигналы Y и Хо соответственно , а на четвертый информационный вход - сформированный с помощью сумматора 6 сигнал Х,, + Y,.

S

0

5

В зависимости от состо ни вторых тактовых входов в цифровых селекторах 5 и 9, на которые подаютс величины, на их выходах коммути- руютс сигналы: 00; 10; 01; 11.

С выходовцифровых селекторов 5 и 9 полученные величины через преобразователи 8 и 12 кода и сумматоры .1 1 и 14 соответственно поступают на входы оперативных запоминающих блоков 13 и 15, предварительно очищенных импульсом частотой 1д (фиг.2в) где хран тс до следующего такта.

С приходом следующего тактового импульса счетчика 2 тактовых импульсов на тактовые входы входных коммутаторов 1 и 3 выходы последних скоммутируют вторые информационные входы, на которые поданы вторые разр ды ,

Аналогичным образом, как и на предыд:ущем такте, в зависимости от состо ни входов цифровых селекторов 5 и 9 они скоммутируют на выход соответствующие входы. Полученные результаты через преобразователи 8 и 12 кода снова поступают на входа сумматоров 11 и 14, а на первые входы последних подаетс сдвинутый на один разр д результат, хранившийс 33 оперативных запоминающих блоках 13 и 15 после предьщущего такта. Полученна сумма снова запоминаетс и хранитс в оперативных запоминающих блоках I3 и 15 до следующего такта,

Аналогичным образом уст.ройство работает в течение 11 тактов (во врем обработки 11 разр дов). Процесс работы устройства на 12-м такте должен заключать в себе смену знака величин, поступающих с цифровых селекторов 5 и 9 на сумматоры 11 и 14.

12-й тактовый импульс обеспечивает прохождение на входы входных коммутаторов 1 и 3 12-х знаковых разр дов и подключает дешифратор 4,

Сигналы с выходов входных коммутаторов 1 и 3 подаютс на входы цифровых селекторов 5 и 9, обеспечива коммутацию соответствующих входов на один из входов преобразователей 8 и 12 кода.

На вторые входы преобразователей S 8 и 12 кода поступает сигнал с выхода дешифратора 4, обеспечивающий смену знака обрабатываемых величин в преобразовател х 8 и 12 кода. С

0

5

0

5

0

3

выхода последних сигналы поступают на первые входы сумматоров 11 и 14, на вторые входы которых подаютс сдвинутые на один разр д результаты предыдущих суммирований. Полученные результаты снова записываютс сигналом частоты i-o в оперативные запоминающие блоки 13 и 15, и на выхода устройства по вл ютс результаты

д (фиг. 2т) и S ц . После этого сигг налом частоты I,, очищаетс пам ть

оперативных запоминающих блоков 13 15 и устройство снова готово к работе .

Claims

Формула изобретени

Устройство дл вычислени разности фаз сигналов с относительной фазовой манипул цией, содержащее первый сумматор, инвертор, выход которго соединен с первым входом второго сумматора, отличающеес тем, что, с целью повьшени быстродействи , в него введены первый и второй входные коммутаторы,первый и второй цифровые селекторы,первый и второй преобразователи кода,третий .и четвертый сумматоры, первый и второй оперативные запоминающие блоки, дешифратор и счетчик тактовых импульсов , выход которого соединен с входом дешифратора, тактовыми входами первого и второго входных коммутаторов соответственно, выход последнего подключен к первым входам первого и второго цифровых селекторов соответственно второй вход последнего подключен к выходу первого входного коммутатора и второму

24808Л

входу первого цифрового селектора, третий вход которого соединен с вторым входом второго сумматора,пер- вьм входом первого сумматора и

5 третьим входом второго цифрового

селектора, четвертьш вход которого соединен с выходом первого сумматора , второй вход которого соединен с п тым входом второго цифрового се10 лектора и с входом инвертора, выход которого соединен с четвертым входом первого цифрового селектора, п тый вход которого подключен к выходу вт орого сумматора, при этом

5 выходы первого и второго цифровых селекторов соединены с первыми входами соответственно первого и второго пре образователей кода, выходы которых подключены к первым входам

2Q соответственно третьего и четвертого сумматоров, выходы которых соединены с входами соответственно первого и второго оперативных запоминающих блоков, выходы которых под25 ключены к вторым входам соответственно третьего и четвертого сумматоров , а выход дешифратора соединен с вторыми входами первого и второго .преобразователей кода, информацион .JQ ные входы первого и второго входных коммутаторов, первый и второй входы первого сумматора вл ютс соответственно первым, вторым, четвертым и третьим информационными входами устройства, тактовым входом которого вл етс вход счетчика тактовых импульсов, а первым и вторым выходами устройства вл ютс выходы соответственно первого и второго оперативных запоминающих блоков.

35

fr

Редактор А. Лежнина

Составитель 0. Геллер

Техред Н.Бонкало Корректор М. Пожо

Заказ 1953/48 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

ч,-,,««.™,м..и...и .„.„,„, .

Производственно-полиграфическое предпри тие,, г,. Ужгород, ул. Проектна ,4

-