SU1320803A1 - Накапливающий сумматор - Google Patents
Накапливающий сумматор Download PDFInfo
- Publication number
- SU1320803A1 SU1320803A1 SU853978452A SU3978452A SU1320803A1 SU 1320803 A1 SU1320803 A1 SU 1320803A1 SU 853978452 A SU853978452 A SU 853978452A SU 3978452 A SU3978452 A SU 3978452A SU 1320803 A1 SU1320803 A1 SU 1320803A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- adder
- discharge
- trigger
- category
- Prior art date
Links
Landscapes
- Image Analysis (AREA)
Abstract
Изобрртоиге О1 носитс к устрой- стьак автоматики vi вьмнс.иителы- -ой техники, выг1о. функции суммировани с накоплением результата. С целью сокращени оборудовани сумматор выполиеь как устройство асинхронного типа с одт отактным режимом раоогы в составе накапливающего регистра , состо щего из триггеров 6, гтриемног о регистра, состо щего из триггеров 5 и в кажд.ом разр де двух элементов И 1 и 2 и двух элементов Ш1И 3 и 4. В каждом разр де сумматора первый, второй и четвертый входы первого элемента И соединен с нуле-- вым выходом триггера приемного регистра , соответствующего старшему из смежных разр дов, с единичныь и ну/ левьЕм выходами соответствующего триггера накапливающего регистра соответ (С СО го ОО о со
Description
ствеюш. Bfjixo i первого элемента И подсоединен к второму входу первого элемента Ш1И младшего из смежных разр дов , к второму входу BTOpoi o элемента Ш1И и к нулевому входу соответствующего триггера накапливающего регистра соответственно. Выход второго элемента И подсоединен к первому входу второго элемента HJDi и к единичному входу соответств},пощего триггера накапливающего регистра. Соответствующий информационный вход 10 соединен с первым входом первого элемента ИЛИ. Единичный выход триггера приемгшго регистра и нулевой выход триггера накапливающего регистра соединены соответственно с первым и третьим входами второго элеме нта И, третий вход первого л второй вход второго элементов И подсоединены к управл ющему входу 8 сумматора. Динамика параллельно-последовательного переключени триггеров 5 и 6 регистров однозначно определ етс из соотношений
Q.K; , ni -oii-Ml- QPK;
Н Kl L Ь - 1
(,-0 5
где Оп О, где к - 1, m - номер разр да сумматора, Jnx значение разр да приемного регистра после загрузки в него очередного слаik (,-)
vn
HK(I-.,UI-O
гаемого.
Q..;)значение i-го
состо ни к-го триггера приемног о (накапливающего) ре1 истра, П. - значение, к-го разр да накапливающего регистра после предЕадущего цикла cyi-i- мировани . 1 ил.
1
Изобретение относитс к автоматике и вьтислительной технике и может быть использовано в процессорах ЭВМ и цифровых устройствах автоматики .
Цель изобретени - упрощение сумматора.
На чертеже представлена функциональна схема накаливающего сумматора .
Накапливающий суъ матор содержит два элемента И 1 и 2, элементы ЖШ 3 и 4 5 первые триггерь 5, вторые триггеры 6, инверсный выход 7 первых триггеров, вход 8 разрешени сложени сумматора, выходы 9 переноса и; предыдущего разр да, входы 10 разр дов операндов сумматора.
Работа сумматора рассматриваетс при выполг{ении операции сложени дву положительных двоичньгх чисел, заданных двоичными кодами без зпака При этом считаетс ;, что код первого слагаемого уже xpafniTCH в накапливающем регистре.
В этом случае,, при уровн логической единицы на управлт ющей шине 8, приемный регистр будет находит с в нулевом состо нии. В момент установлени на шине 8 уровн логичес
кого нул на информационные входы 10 устройства подаетс ко; 1 второго слагаемого , окончание записи которого подаетс в приемный регистр.
Начало работы cyi iMaTopa фиксируетс установочением уровн логической на шине 8. Последующа работа устройства определ етс из соот- ио лений
0,,,(.,,v ;
Q-iKi - , ii-и О
нк ii -О
ho.
к li-1)
0
п k I
О . к .
0
значение :-го состо ни к-го триггера приемного (накапливающего ) регистра,
QnK, 0;
значение разр да накапливающего ре - гистра в результате преп,ыцущ| го цикла сум ироБ ни ; значение к-го разр ; а приемного регистра после загрузки в него оч е ред но го с ла г а емог о
к 1 ,П1 - номер разр да сум.п
тора.
Пусть перРЛ н ча.ггом cyMMKpoBafrv: с очередиь:м слагаемым в дес тиразр лг-:сл накапливающем сумматоре находилс код 01 01100 100. Лл этого примера значени последовательиь:7 С(;сто ний регистров показаны в таблице.
Таким образом, в результате суммировани кода 01 01 100 100 с кодом 0111010011 получаетс двоичный код, отмеченньм в 6-м состо нии дл накапливающего регистра. Приемный регистр при этом обнул етс .
Форм у л а
зобретени
20
Накапливающий сумматор, содержащий в каждо разр де первый и второй триггеры, два элемента И и первый элемент ИЛИ, причем выход первогс элемента И каж.дого разр да соединен с первым входом первого элемента ЯЛИ следующего разр да, первый вход пер вого элемента И каждого разр да соединенных с входом разрешени сложени сумматора, пр мой выход первого триггера каждого разр да соединен с вторьгМ входом первого элемента И того
, 25
Составитель М.Есенина Редактор И.Касарда Техред М.Моргентал Корректор М.Шароши
Заказ 2638/51 Тираж 672Подписное
ВШТИШ4 Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-3.5, Раушска наб,, д. 4/5
Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна . 4
с сл
же разр да, о т л и
fO
15
20
с о
25
ч а ю 1д и и с тем, что, с це-ги ю упрощени сумматора , он содержит в каждом разр де нто- рой элемент l-URl, первый второго элемента Н каждого разр да соединен с вхолом разрешени сложени сумматора , второй вход первого элемента ИЛИ кахс1;ого разр да соединен с ходом соответствующего разр да операндов сумматора, выходы первого и второго элементов ИЯИ каждого разр да соединены соответстг1енно с единичным и ну- левыь входами первого триггера того же ра,зр ,т;а, инверсньш выход которого соединен с третьим входом первого элемента И предыдущего разр да, пр мой выход первого триггера каж,дого разр да соединен с четвертым входом первого элемента И того же разр да и вторым входом элемента И того же разр да , выход которого соединен с первым входом второго элемента ИЛИ того же разр да и единичным входом второго триггера того же разр да, нулевой вход которого соединен с вторым входом второго элемента И того же разр да , инверсный выход второго триггера каждого разр да соединен с третьим входом второго элемента И того же разр да.
Claims (1)
- Формула изобретенияНакапливающий сумматор, содержащий в каждом разряде первый и вто- 20 рой триггеры, два элемента И и первый элемент ИЛИ, причем выход первого элемента И каждого разряда соединен с первым входом первого элемента ИЛИ следующего разряда, первый вход пер- ζ'5 вого элемента И каждого разряда соединенных с входом разрешения сложения сумматора, прямой выход первого триггера каждого разряда соединен с вторым входом первого элемента И того 30 же разряда, о т л и ч а ю щ и й с я тем, что, с целью упрощения·сумматора , он содержит в каждом разряде второй элемент ИЛИ, первый вход второго элемента И каждого разряда соединен с входом разрешения сложения сумматора, второй вход первого элемента ИЛИ каждого разряда соединен с входом соответствующего разряда операндов сумматора, выходы первого и второго элементов ИЛИ каждого разряда соединены соответственно с единичным и нулевым входами первого триггера того же разряда, инверсный выход которого соединен с третьим входом первого элемента И предыдущего разряда, прямой выход первого триггера каждого разряда соединен с. четвертым входом первого элемента И того же разряда и вторым входом элемента И того же разряда, выход которого соединен с первым входом второго элемента ИЛИ того же разряда и единичным входом второго Триггера того же разряда, нулевой вход которого соединен с вторым входом второго элемента И того же разряда, инверсный выход второго триггера каждого разряда соединен с третьим входом второго элемента И того же разряда.СостояниеЗначения регистров сумматораПриемныйНакапливающий
1 0 0 0 0 0 0 0 0 0 0 01 01 100 100 2 0' 1 11 0 1 0 0 1 1 01 0 1 ' 100 100 3 1 0 0 1 0 0 0 0 0 0 0 0 1 1 1 10 1 1 1 4 0 0 1 0 0 0 0 0 0 0 1 0 1 0 1 10 111 5 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 10 111 6 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 10 111
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853978452A SU1320803A1 (ru) | 1985-11-15 | 1985-11-15 | Накапливающий сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853978452A SU1320803A1 (ru) | 1985-11-15 | 1985-11-15 | Накапливающий сумматор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1320803A1 true SU1320803A1 (ru) | 1987-06-30 |
Family
ID=21205952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853978452A SU1320803A1 (ru) | 1985-11-15 | 1985-11-15 | Накапливающий сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1320803A1 (ru) |
-
1985
- 1985-11-15 SU SU853978452A patent/SU1320803A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторе кое стп1лете п-с гн(. ff 1043638, кл. с; 06 F 7/50, i А в 1 о р с к о с С- в :i д е ел ь f т з о С С N 3512I4, кл. с; 06 F 7/50, 1) СР 70. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4611196A (en) | Pipelined successive approximation analog-to-digital converter | |
US2951230A (en) | Shift register counter | |
US4087812A (en) | Digital-to-analog and analog-to-digital converter circuit | |
US4852130A (en) | Successive approximation register | |
SU1320803A1 (ru) | Накапливающий сумматор | |
US5377248A (en) | Successive-approximation register | |
US3217106A (en) | Time-slot interchange circuit | |
US4241410A (en) | Binary number generation | |
US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
US4013879A (en) | Digital multiplier | |
US3146345A (en) | Count-shift register | |
US2881412A (en) | Shift registers | |
SU1195346A1 (ru) | Устройство дня выделения максимального числа | |
US4604726A (en) | Sorting apparatus | |
SU1224808A1 (ru) | Устройство дл вычислени разности фаз сигнала с относительной фазовой манипул цией | |
JPH0329519A (ja) | プログラマブル・ディジタル信号遅延装置 | |
SU1617432A1 (ru) | Устройство дл сортировки чисел | |
US4903027A (en) | A/D converter comprising encoder portion having function of multiplying analogue input by digital input | |
SU1244795A1 (ru) | Преобразователь временных интервалов в цифровой код | |
SU401988A1 (ru) | Устройство для выделения максимального значения импульсного процесса | |
US4141077A (en) | Method for dividing two numbers and device for effecting same | |
US4428070A (en) | Dynamic circulation memory | |
SU763889A1 (ru) | Устройство дл выделени максимального из чисел | |
SU374643A1 (ru) | Реверсивный десятичный счетчик | |
SU1226464A1 (ru) | Устройство дл обслуживани запросов |