JPH0329519A - プログラマブル・ディジタル信号遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入カディジタル直列信号ＳＩＮを段階的に設
定可能のＭビットずつのＨ周期、したがって、時間τ＝
Ｍ−Ｈだけ遅延させて同一ビットレートの遅延出力ディ
ジタル直列信号ＳＯＵＴに変換する遅延装置に関するも
のである。

本発明装置は、数メガビットの遅延を１００ＭＨｚを超
えるクロツク周波数（ビットレート）で得られるように
するものであり、かかる性能は、特に、遠距離通信の分
野において例えば４０ＭＨ’ｚ程度のビットレートで５
００ビット周期を超える遅延を実現すのに用いる周知の
符号誤り訂正装置に対する本発明装置の応用を容易にし
得るものである。一般に、かかる装置は、最先入力優先
出力（ＦＩＦＯ）型装置におけるようにディジタル信号
をそのリズムを変えずに遅延させる必要がある場合には
いつでも適用可能である。遠距離通信の分野における他
の用途はベースバンド濾波であり、映像技術の分野にお
ける２次元濾波およびディジタル・テレビジョンの出現
から派生する他の応用である。

（従来の技術） この技術分野の従来技術は、映像の水平輪郭を同一垂直
位置にある２点間の傾斜の計算によって抽出しなければ
ならない、という技術上の問題に災いされている。この
信号処理は、映像走査線を次の映像走査線と比較するた
め映像走査線の遅延を必要とし、例えば、それぞれ数百
画素の容量を有する４個の遅延装置をそのために必要と
する。

（発明が解決しようとする課題） この種の課題の解決には、従来、つぎのようにな解決策
が知られており、用いられている。

ディジタル信号も処理し得るアナログ遅延線の使用： かかる遅延線は、増幅器などの能動素子とチョークコイ
ルおよび容量などの受動素子との組合わせによって実現
されるが、非同期であり、受動素子のドリフトの故に時
間的に安定せず、段階設定能力に限度があり、経費がか
かる、という欠点がある。

ＣＯＤ　（電荷結合素子）遅延線の使用：この遅延線は
、それぞれ電荷を蓄積し得る一連のセルで構成され、そ
れらのセルはＭＯＳトランジスタで相互に接続され、そ
のＭＯＳ｝ランジスタは導通状態で電荷をセル間で移動
させる。ＣＣＤ系列としては、電圧・電流変換器、ＣＣ
Ｄ配列とその制御信号、電流・電圧変換器および出力標
本化素子の系列が著名である。ＣＣＤ遅延線の欠点は、
クロック周波数が２０ＭＨｚより低くて低速であり、数
種の供給電圧が必要で展開が困難であり、段階設定可能
の遅延が得られず、費用がかかる点にある。

段階設定可能のフリップフロップ・レジスタ（Ｄフリッ
プ・フロップ）の使用： 本発明が直面する特性に近い特性を有するこれらのレジ
スタの動作は全くディジタルであり、これらのレジスタ
は広く使用され、容易に展開されており、シフト周波数
は、極めて高い値に達して１００ＭＨｚを超え、容易に
段階設定をなし得た。しかしながら、遅延ビット周期毎
に特別のクロック入力を備えたフリップフロップを必要
とするが故に、長時間遅延の実現には、なお重大な欠点
があり、さらに、長時間遅延を得るのに多数のスイッチ
を使用するので過剰な伝播時間の問題が生ずる。

５００ビット周期を超える長時間遅延には、必要とする
フリップフロップの個数が極めて多くなり、費用が極め
て高くなる。例えば、フィリップス社製のシフトレジス
タＨＥＦ４５５７　Ｂが知られており、このシフトレジ
スタは、１ビットから６４ビットまで段階設定ができ、
２０ＭＨｚのクロック周波数で動作し得る。典型的な１
５Ｖ以下では、米国ＡＭＤ社製のシフトレジスタＡＭ０
　２８０４が知られており、このシフトレジスタは、４
ＭＨｚのクロック周波数で１乃至２５６ビットの遅延が
得られる。

本発明によれば、つぎの事実の結果として上述した従来
の欠点が軽減され、もしくは、除去される。すなわち、
冒頭に述べた遅延装置が少なくとも１ビット分の入カレ
ジスタ、ｒ個のビット記憶位置に少なくともｌビットと
するｐビットずつを収容するランダムアクセスメモリ（
ＲＡＭ）　、少なくとも１ビット分の出力レジスタ、並
びに、入力バスに数値Ｍをディジタル形態で受入れるデ
コーダ、そのデコーダの出力バスから前記ＲＡＭを循環
的にアドレスする段階設定用数値Ｎもしくはその主要部
ｎを受入れる循環カウンタおよびその循環カウンタから
書込み・読出し循環制御信号を受入れるとともに書込み
・読出し制御信号群を前記ＲＡＭに供給するシーケンサ
からなって前記ＲＡＭを制御する手段を備えたことを特
徴とする、という事実である。

本発明の基本的着想は、ＲＡＭをレジスタとして用いる
こと、そのレジスタを通常のシフトレジスタと同様に動
作させること、特に、所定の遅延時間を得るために、デ
ィジタル形態の情報を、シフトレジスタにおけるように
種々のビット位置を通って移動させる替わりに、ＲＡＭ
の固定記憶位置に蓄積したままににしておくことである
。かかる動作を達成するには、ＲＡＭの循環アドレスと
ともに、ビットクロックに関する書込み時刻と読出し時
刻との同期、および、動作中にＲＡＭと入出力レジスタ
によって内部的に導入される所定遅延ビット数の復号が
必要である。特記すべきは、所望の遅延に直接に関連し
て、デイジタル情報の蓄積用の大容量をＲＡＭが有して
いること、記憶位置あたりのビット数に直接関連して高
速で動作すること、単一のクロック入力端を必要とする
こと、および、それぞれクロック入力端を備えた数百も
しくは数千のＤフリップフロップの価格に比してその価
格が極めて低いことであり、集積回路ウエハ上における
フリップフロップは、ＲＡＭの８ビットセルに比してｌ
ビットあたり２倍のシリコン表面面積を占めることも特
記すべきである。

本発明遅延装置の好適な構成例は、前記ＲＡＭを２もし
くは２の整数倍に等しいｐビットずつのワードで組織し
、前記入力レジスタに１個の直列入力端およびｐ個の並
列入力端を設け、前記出力レジスタにｐ個の並列入力端
およびｌ個の直列出力端を設けること、並びに、前記入
力レジスタの直ぐ上流に、前記デコーダの出力バスから
最低位ビット群を受入れるとともにシフトビット数ｌを
供給してｎｐ＋１−１＝Ｎとする段階設定可能のシフト
レジスタを備え、前記デコーダを、前記段階設定用数値
Ｎの主要部ｎを前記循環カウンタに印加するように構成
したことを特徴とする。

この構成例の主な利点は、メモリに書込む前のビット群
の多重により、フリップフロップを用いたものに比して
極めて低い経費で１００Ｍｆ｛ｚを超える高いクロック
周波数が得られる点にあり、例えば、フリップフロップ
の６個に対してＲＡＭセル１個が３個のゲートに相当す
る拡散回路を挙げることができる。

（実施例） 以下に図面を参照して実施例につき本発明を詳細に説明
する。

第１図に示す遅延装置は、同図の上側に示す入力ディジ
タルデータ信号ＳＩＮを処理する一次系列と同図の下側
に示す一次系列制御用二次系列とからなっている。入力
信号ＳＩＮは、！ビットずつ段階設定可能の参照番号ｌ
を付したシフトレジスタに供給する。このレジスタｌは
、例えば、１個の直列入力端およびｐ個の並列入力端を
有するｐビットシフトレジスタ２とｐ個の並列入力端ｐ
中１出力および１個の直列出力端を有するマルチプレク
サ３との直列接続からなっており、直列ディジタル信号
ＩＮＲをシフトレジスタ２と同一の入力レジスタ４に供
給し、入力レジスタ４は、ｐ本の導線をそなえたデータ
バス５を介し、ｐビットずつのｒ個の記憶位置を備えた
ランダムアクセスメモリ（ＲＡＭ）　６に信号ＤＩＮを
供給する。信号ＤＯＵＴを伝送するｐ本導線出力バス７
は、ｐ個の並列入力端および当該遅延装置の出力端をな
して出力信号ＳＯＵＴの源をなす１個の直列出力端を備
えた出力レジスタ８に接続されている。出力信号ＳＯＵ
Ｔは、入力信号ＳＩＮの写しであって、最小値が数ビッ
ト、代表的には２０ビット以下、最大値が数メガビット
に達するＭビット周期の整数倍だけ遅れたものである。

周期Ｈを有するクロック信号Ｈを各レジスタ２，４およ
び８並びにメモリ６に印加してあり、クロック信号の周
波数１／Ｈは１００ＭＨｚを超える得る。４０ＭＨｚの
ビットレート１／Ｈで数百ビットに及ぶ遅延を得るため
には、構或要素２，３，　　４．　　６および８を、以
下に述べる制御回路と組合わせて、つぎの集積回路によ
り実現することができる。

レジスタ２および４　：　　　７４Ｆ１６４マルチブレ
クサ３　　：　　　７４Ｆ１５１メモリ６　　　　　：
フランス・マトラハリス社製静的ＲＡＭ　ＨＭ６５１６
１ レジスタ８　　　　　：　　　７４Ｆ１９４　　２個好
ましくはｌを超えて２もしくは２の整数倍に等しくする
ｐの値は、上述の構成例では８に等しく選ぶ。ビットレ
ート１／Ｈの可能な最大値は、ｐの直接の関数であり、
ｐの値が増大すると増大する。シフトレジスタ１は任意
選択であり、これを欠けば、この遅延装置は、ｐビット
ずつの段階で遅延を行なう。しかしながら、その適用の
大部分および長時間遅延に対しても、ｌビットずつの段
階で遅延を行なうのが望ましく、かかる段階設定は段階
設定可能のレジスタｌによって可能となる。

一方、第１図の下側に示す二次制御系列は、デコーダＩ
Ｌ循環カウンタｌ２およびシーケンサｌ３によって構成
し、これらの構成要素は、例えば、次の集積回路で実現
することができる。

デコーダ１１　　：　ＨＥ　４００８Ｂの数個縦続接続
カウンタ１２　　：　７４Ｆ１６３数個シーケンサ１３
　：　７４Ｆ３７４ クロック信号Ｈを構成要素１２および１３に印加するが
、デコーダ１ｌは、並列ディジタル形態で、バスＩ４か
ら使用者が課した遅延ビット周期Ｍの数値を受入れる。

この数値Ｍからは、デコーダ１１において、遅延ビット
周期の数単位に等しい固定の整数ｑを減算するが、Ｍ−
ｑの減算は、例えば、２に対するｑの補数幕の加算によ
って行なう。デコーダｌ１で行なう復号により、デコー
ダ１１の出力端に接続したバスｌ５に並列ディジタル形
態の数値Ｎを出力する。そのうち、最低位ビットは、バ
ス１６を介し、マルチプレクサ３に伝送してそのｐ入力
の一つを選択し、残余の最高位ビットは、バス１７を介
し、循環カウンタ１２に伝送する。したがって、バス１
６は、ＩくＩ！（；，ｐなる数値ｆ−１を運び、バス１
７は、最小値が１となる数値ｎを運ぶことになる。カウ
ンタ１２においては、ｐクロック周期毎にクロック変化
を１８で起し、その結果として、ｐ１周期の計数クロッ
クを出力して、導線ｌ９を介し、シーケンサｌ３に伝達
する。循環カウンタｌ２は、一・−・・−・０，　１，
　　−−−−，　　ｎ　−　１，　Ｏ，　ｌ，　・−−
−−−−なる循環計数動作を行ない、かかるｎ計数値を
２の幕数の形態で読出しアドレスおよび書込みアドレス
ＡＤとして、アドレスバス２１を介し、ＲＡＭ６に印加
して書込み前読出しの循環動作を、メモリ６のｒ個の記
憶位置のうちのｎ個の記憶位置で、期間ｐＨの周期でｎ
回行なわさせる。各周期毎の書込み前読出し動作はシー
ケンサ１３によって発動させ、シーケンサｌ３は、この
目的でクロック信号ＨおよびｐＨを受入れて、導線２２
を介して読出し信号Ｒを、ついで、導線２３を介して書
込み信号Ｗを、それぞれメモリ６に供給するように制御
される。

かかる遅延装置の動作を、第２図に示す時間経過図を用
い、メモリ６における単一の８ビット記憶位置を用いた
特別の場合について、数値ｎ＝１に対応し、バス１７に
よる状態０・・・・・・“００１に対応し、さらに、ア
ドレスバス２１による状態０゜・・・゛−０００に対応
して説明する。第２図には、各信号Ｈ，ＳＩＮ，　ＩＮ
Ｒ，　ＤＩＮ，　ＡＤ　，さらに、バス２１によりアド
レスした状態についてＲ，　Ｗ，　．ＤＯＵＴおよびＳ
ＯＵＴを示してある。

デコーダ１ｌの入力バス１４に印加した数値Ｍは、例え
ば２３に等しく、入出力信号ＳＩＮとＳＯＵＴとの間に
τ＝２３Ｈに等しい遅延を起させる。デコーダ１１は、
数値ｑ＝１１の補数による２の零のバイナリ表示を数値
Ｍに加算する。３導線バスｌ６は、バイナリ数値Ａ−１
＝１００、すなわち、４を運び、シフトレジスタ１によ
り、τ２＝５Ｈに等しい入力信号ＳＩＮの遅延を、数値
１−５に対応して誘起させる。例えば６導線を備えたバ
ス１７は、メモリ６の第１記憶位置をアドレスする永久
バイナリ表現ｏｏｏｏｏｏと゛して循環カウンタ１２の
出力バス２ｌに現われるバイナリ数値ｎ＝００００００
０１を運ぶ。したがって、バスｌ５による段階設定数値
Ｎは０００００１１００に等しくなり、その主要部ｎは
ｌに等しくなる。特に、主要部ｎの１を超える値に対し
ては、カウンタ１２が、メモリ６のＯ乃至ｎ−１の６個
の第１アドレスを、ｌ／８　Ｈのリズムで、循環的に供
給すると、期間８Ｈを有する毎回の経過における離接的
な書込み前読出しの位相が選ばれて、ｋ回の周期Ｈの整
数に等しい時間間隔Δｔが、各位相の開始点を記す瞬間
を分ける。

第２図に示した例では、Δｔ−ｋＨ＝４８を選んである
。このようにして、瞬間ｔ１に書込まれたメモリ６の記
憶位置は、ｎ周期遅れの瞬間１．＋ｎｐｈ−ｋＨ，すな
わち、第２図示の場合には４Ｈの遅延をもって読出され
る。しかしながら、構或要素４，６および８の組合わせ
により技術および使用するメモリの種類によって決まる
内部的な遅延τｓ＝ｍＨが生じ、この遅延は、数クロッ
ク周期の程度であり、また、前述した同期によりｍ回の
周期Ｈの整数に等しくなる。第２図において、遅延τ．
　＝ｍＨ＝１４　Ｈに等しく，シフトレジスタ４による
信号ＩＮＨの並列化に基づく遅延ｐＨを考慮したもので
ある。数値ｑの計算は、つぎの二つの関係式から導出さ
れる。

Ｍ−ｑ＝ｎｐ　＋　１（１ｐ　＝Ｎ Ｍ＝　（ｎｐ−ｋ）　＋ｍ＋ｎ したがって、 ｑ＝Ｈ１−ｋ＋１ なお、第１図示の遅延装置は、計算および制御によって
調整することができ、デコーダ１１において減算される
べき数値ｑは、バスｌ５にバイナリ配列０゜・・−　０
１０００を供給することおよび入出力信号間のｑＨに等
しい遅延を測定することにより、事前の計算は行なわず
に求めることができる。

第１図示の遅延装置は、（ｐ＋ｑ）Ｈ、例えば第２図示
の例では１９　Ｈに等しいかより大きい段階で設定可能
の遅延を確立させる。また、適用の場合により、準汎用
の装置、すなわち、第１図示の装置の性能を有して２Ｈ
乃至（ｐ＋ｑ−ｐＨの小さい遅延を起させる装置とする
必要がある。その場合には、第１図示の電子的構或を、
つぎのように構成要素を補充して第３図に示すように適
応させる必要がある。すなわち、 段階設定可能のシフトレジスタ２５と入力レジスタ４と
の間並びに当該遅延装置の出力端に、切換えスイッチ２
６および２７をそれぞれ設けて、最早構成要素４，６お
よび８は通らず、クロック信号Ｈを受入れる１ビット同
期レジスタ２８を通る直列ディジタル情報を抽出し得る
ようにし、切換えスイッチを、デコーダ２９において数
値Ｍがｐ＋Ｑより小さいことを検出したときに、例えば
Ｃ＝０として発生させて第３図に示す抽出を行なわせる
、０もしくはｌの二つの状態を採る信号Ｃによって制御
する。その制御信号Ｃは、記号３ｌを付した当業者には
構成可能の論理回路によってデコーダ２９内で発生させ
る。なお、制御信号Ｃによってデコーダ２９内の復号動
作を少し変更させ、例えば、入力バス１４における入力
バイナリ配列Ｍ＝０　・゛゜゜゜０　１００に対して出
力バス１５におけるバイナリ配列をＮ＝０　　・・・・
・・００００とするように、レジスタ２８が誘起する１
クロツク周期の遅延を考慮するようにする。さらに、段
階設定可能のシフトレジスタ２５は、少なくともｐ＋ｑ
−１に等しい長さを有しており、したがって、その段階
設定には１本もしくは数本の補充導線から信号を受けて
いる。かかる変更は、レジスク２５内の破線３２、およ
び、信号Ｃで制御され、循環カウンタ３４からマルチプ
レクサ３５に到るバスｌ６により高位の１本もしくは数
本の導線による分岐を活性化する切換えスイッチ３３に
より第３図に示されている。

好ましくは、第１図示もしくは第３図示の遅延装置は、
半導体基板上に設けた単一の集積回路の形態で実現させ
る。

簡略化した構或例（図示せず）は、第１図示の遅延装置
における段階設定可能のシフトレジスタ１を省略し、バ
スｌ５の全導線を循環カウンタｌ２に導き、１ビット記
憶位置を有するＲＡＭ６を使用することによって構成さ
れ、かかる構成によって、本発明遅延装置は、クロック
周波数１／Ｈが低く、代表的にはｌＯＭＨｚ以下である
場合に、極めて簡単な形態で実現することができる。

以上においては、本発明を実施するに最も適した静的Ｒ
ＡＭを使用した場合について述べたが、メモリのｒ個の
記憶位置のうち使用する少なくともｎ個の記憶位置につ
いて、これらｎ個の記憶位置に収容した情報が失なわれ
るのを防ぐために、各周期ｎｐＨ毎に更新循環を行なう
ようにすれば、静的ＲＡＭの替わりに動的ＲＡＭを利用
することができる。一方、第１図および第３図において
は、分離した入力データパスおよび分離した出力データ
パスを用いて表わしてあるが、この種のメモリ構成に対
して周知の態様で適切な指令を与えれば、データの入出
力に共通のバスを使用することができ、また、ＲＡＭ６
に対する書込み・読出し制御信号も単一の導線を介して
シーケンサ１３から供給することもできる。なお、後者
の場合には、シーケンサ１３とＲＡＭ６とを結び付ける
書込みもしくは読出し確認用導線を別に設ける必要があ
ろう。

（発明の効果） 以上の説明から明らかなように、本発明遅延装置におい
ては、従来のフリップフロップを用いた場合に比して、
極めて低い経費で１００　ＭＨｚを超える高いクロック
周波数のディジタル信号遅延を実現し得る、という格別
の効果が得られる。

【図面の簡単な説明】

第１図は本発明遅延装置の第１の概略構成を示すブロッ
ク線図、 第２図は第１図示の遅延装置の動作を説明するための時
間経過図、 第３図は本発明遅延装置の第２の概略構或を示すブロッ
ク線図である。 １，２５・・・プログラマブル・シフトレジスタ２，３
６・・・シフトレジスタ ３，３５・・・マルティプレクサ ４・・・入力レジスタ ５・・・データパス ６・・・ランダムアクセスメモリ（ＲＡＭ）７・・・出
力バス ８・・・出力レジスタ １１．　２９・・・デコーダ ｌ３・・・シーケンサ １４〜１７・・・バス １９．　２１〜２３・・・導線 ２６，　２７．　３３・・・切換えスイッチ２８・・・
同期レジスク ３１・・・論理回路。

Claims (1)

1. 【特許請求の範囲】 １、入力ディジタル直列信号ＳＩＮを段階的に設定可能
   のＭビットずつのＨ周期、したがって、時間τ＝Ｍ・Ｈ
   だけ遅延させて同一ビットレートの遅延出力ディジタル
   直列信号ＳＯＵＴに変換する遅延装置において、 少なくとも１ビット分の入力レジスタ、ｒ 個のビット記憶位置に少なくとも１ビットとするｐビッ
   トずつを収容するランダムアクセスメモリ（ＲＡＭ）、
   少なくとも１ビット分の出力レジスタ、並びに、入力バ
   スに数値Ｍをディジタル形態で受入れるデコーダ、その
   デコーダの出力バスから前記ＲＡＭを循環的にアドレス
   する段階設定用数値Ｎもしくはその主要部ｎを受入れる
   循環カウンタおよびその循環カウンタから書込み・読出
   し循環制御信号を受入れるとともに書込み・読出し制御
   信号群を前記ＲＡＭに供給するシーケンサからなって前
   記ＲＡＭを制御する手段を備えたことを特徴とするプロ
   グラマブル・ディジタル信号遅延装置。 前記デコーダを、前記入出力レジスタおよ び動作中の前記ＲＡＭが内部的に導入する周期Ｈの整数
   倍で表わされる内部遅延をｑで示してＭ−ｑ＝Ｎの処理
   を行なう減算器としたことを特徴とする特許請求の範囲
   第１項記載の遅延装置。 ２、前記ＲＡＭを２もしくは２の整数倍に等しいｐビッ
   トずつのワードで組織し、前記入力レジスタに１個の直
   列入力端およびｐ個の並列入力端を設け、前記出力レジ
   スタにｐ個の並列入力端および１個の直列出力端を設け
   ること、並びに、前記入力レジスタの直ぐ上流に、前記
   デコーダの出力バスから最低位ビット群を受入れるとと
   もにシフトビット数ｌを供給してｎｐ＋ｌ−１＝Ｎとす
   る段階設定可能のシフトレジスタを備え、前記デコーダ
   を、前記段階設定用数値Ｎの主要部ｎを前記循環カウン
   タに印加するように構成したことを特徴とする特許請求
   の範囲第２項記載の遅延装置。 ４、前記段階設定可能のシフトレジスタを、１個の直列
   入力端およびｐ個の並列出力端を有するｐビットシフト
   レジスタとｐ個の並列入力端および１個の直列出力端を
   有するマルチプレクサとの直列接続によって構成したこ
   とを特徴とする特許請求の範囲第３項記載の遅延装置。 ５．１ビットずつ段階的に設定可能の前記シフトレジス
   タを、少なくともｐ＋ｑ−１に等しい長さに構成し、前
   記デコーダに、数値Ｍのｐ＋ｑに対する大小関係を検出
   する検出手段、および、数値Ｍがｐ＋ｑより小さいとき
   に、当該デコーダの最低位ビット入力端を当該デコーダ
   の簡単化した内部デコード素子に切換え接続すると同時
   に前記段階設定可能のシフトレジスタの直列データ出力
   端を当該遅延装置の出力端に切換え接続する制御手段を
   設けたことを特徴とする特許請求の範囲第３項または第
   ４項記載の遅延装置。 ６、単一の集積回路として実現することを特徴とする特
   許請求の範囲第１項乃至第５項のいずれかに記載の遅延
   装置。 ７．４０ＭＨｚ程度のビットレートで５００ビット周期
   を超える遅延を実現するための符号誤り設定装置用とす
   る特許請求の範囲第１項乃至第６項のいずれかに記載の
   遅延装置の応用。 ８、ディジタル形態に符号化した映像走査線の遅延に用
   いる特許請求の範囲第１項乃至第６項のいずれかに記載
   の遅延装置の応用。